JPS61225842A - 半導体装置 - Google Patents

半導体装置

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JPS61225842A
JPS61225842A JP60064992A JP6499285A JPS61225842A JP S61225842 A JPS61225842 A JP S61225842A JP 60064992 A JP60064992 A JP 60064992A JP 6499285 A JP6499285 A JP 6499285A JP S61225842 A JPS61225842 A JP S61225842A
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彰 宮内
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Tadashi Okiyama
沖山　正
Hiroo Kitasagami
北相模　博夫
Masahiro Sugimoto
杉本　正浩
Haruo Tamada
玉田　春男
Shinji Emori
江森　伸二
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明にかかる半導体装置は、パッケージの上方に設け
られたチップと該パッケージの下方に設けられた外部端
子とを接続するための高速信号線が該パッケージの側面
に沿って配線されるとともに、その側面に配線された高
速信号線の両側には、それぞれ所定の間隔をおいてグラ
ウンド面（アース面）が設けられていて、該側面に配線
されている高速信号線とその両側に設けられた該グラウ
ンド面とによって該高速信号線のインピーダンス整合を
とるためのコプレーナ形ウニイブガイドが形成され、そ
れによって高速信号（例えばそのビットレートがイガピ
ットの領域）の伝送特性の向上が計られている。
〔産業上の利用分野〕
本発明はパッケージをそなえた半導体装置に関し、特に
多層の絶縁基板上にＩＣチップを載置した多層高速ＩＣ
パッケージをそなえた半導体装置に関する。
〔従来の技術〕
従来より、多・層の絶縁基板上に高速信号を含む各種信
号が入出力されるＩＣチップを載置した所謂高速ＩＣパ
ッケージをそなえた半導体装置は例えば第５図および第
６図に示されるように構成されている。
すなわち第５図および第、６図において、１０はＩＣパ
ッケージであり、１１　、１２　、１３・・・・・・は
多層状に形成された絶縁基板（例えばセラミック板）で
あって、該絶縁基板上には１個又は複数個のＩＣチップ
７が載置されている。
該ＩＣチップには高速信号線（例えばビットレートがイ
ガピントの領域を有する高速信号線）、低速信号線（例
えばキロヘルツ乃至メガヘルツｉ度の制御信号線）、グ
ラウンド線（アース線）および電源線が接続されており
、これらの各線は該ＩＣパッケージを経て該ＩＣパッケ
ージの下方に設けられた対応する外部端子と接続される
。
すなわち第５図において、例えば高速信号線の外部端子
２１１とＩＣチップ７との間を接続するための高速信号
線は、該ＩＣパッケージの側面に配線された側面配線部
２１２、多層状の絶縁基板の層間（例えば絶縁板１２と
１３との間）に配線された眉間配線部２１３、および該
絶縁基板（例えば絶縁基板１１　、１２）のスルーホー
ル１１１　、１２１を通して配線された配線部２１４に
より構成される。またグラウンド線の外部端子４９１と
ＩＣチップ７との間を接続するためのグラウンド線は、
側面配線部４９２、眉間（例えば絶縁基板１１と１２と
の間の）に配線部４９３、および絶縁基板（例えば絶縁
基板１１の）のスルーホールを通して配線された配線部
４９４により構成される。更に低速信号線および電源線
とｒｃチンプとの間を接続するための低速信号線および
電源線も同様の各配線部によって構成される。
そして該絶縁基板は上述したように複数の絶縁基板１１
　、１２　、１３・・・・・・にょって多層状に構成さ
れ、これら各絶縁基板間に形成される複数の眉間を利用
して上記した各線の眉間配線部が適宜配線されて相互の
絶縁がとられている。なお５はＩＣチップ７を囲む枠体
、６は蓋体、８はＩＣパフケージ１゜が取付けられてい
るプリント板、８ｏは該プリント板８の裏面に設けられ
たグラウンド面を示す。
また第６図は上記第５図に示されるような従来型の半導
体装置のＩ　ＩＩＪ面における配線状態を例示したもの
で、ＩＣパッケージ１ｏの側面に沿って上記高速信号線
の側面配線部２１２および低速信号線の側面配線部３１
２　、３２２などが所定の間隔をおいて配線されている
状態が示される。なお第６図中３１１、３２１は該低速
信号線の外部端子、３１３　、３２３は該低速信号線の
眉間配線部を示しており、この図においては高速信号線
の眉間配線部２１３と低速信号線の眉間配線部３１３　
、３２３とが同じ絶縁基板の眉間に配線されている例が
示されている。
〔発明が解決しようとする問題点〕
このように特にこの種の多層ＩＣパフケージにお１いて
は、ＩＣパンケージ上方に設けられるＩＣチップと、Ｉ
Ｃパッケージ下方に設けられる各外部端子とを接続する
ための各信号線には、該ＩＣパッケージの上下方向に配
線される部分ががなりの部分を占めることになる。
特に上述したようにＩＣパッケージの絶縁基板が多層状
に構成されており、更に該絶縁基板の厚みが厚くなるに
したがって該上下方向配線部の長さが次第に増加するこ
とになる。
ここで該絶縁基板の厚みについて更に説明すると、一般
に該ＩＣチップを駆動する駆動側の負荷を軽減するため
には、該ＩＣチップに接続される信号線の特性インピー
ダンスを増加させる必要があり、それに応じて該信号線
の眉間配線部の両側に位置しる絶縁基板の厚みすなわち
絶縁層の厚みを厚くする必要が生ずる。すなわち該信号
線の眉間配線部を該信号線の特性インピーダンスに整合
させるために、該眉間配線部を平衡形伝送路（該層間配
線部の両側にそれぞれ所定の誘電率を有する所定の厚さ
の絶縁層を介してグラウンド面（アース面）を設けるこ
とにより形成される伝送路）として構成する場合を例に
とると、該眉間配線部の特性インピーダンスを例えば５
０Ωから７５Ωに増加させるためにはその両側の絶縁層
の厚さを約３倍とする（たとえば眉間配線部の両側の絶
縁板の厚さをそれぞれ約１鶴とする）必要がある。
このような場合、該上下方向に配線される部分の伝送路
長が一層増加することとなるが、かかる上下方向の伝送
路のインピーダンス特性については従来より格別の対策
が講じられていなかった。
しかしながら該ＩＣチップに接続される信号線のうち特
に例えばそのビットレートがギガビットの領域にも及ぶ
高速信号線については、上述したようにして上下方向の
伝送路長が次第に増加するにしたがってそのインピーダ
ンス特性を無視することができな（なるという問題点が
ある。
本発明はかかる問題点を解決するためになされた。もの
で、該高速信号線の上下方向配線部の大部分を該ＩＣパ
ッケージの側面に沿って配線し、該側面配線部の両側に
はそれぞれ所定の間隔をおいてグラウンド面（アース面
）を設け、該側面配線部とその両側に設けられたグラウ
ンド面とによりコプレーナ形伝送路〔通常コプレーナ形
うエイブガイド（ＣＰＷ）という〕を形成することによ
って、該上下方向配線部のインピーダンス整合をとるよ
うにするという着想にもとづいて、該高速信号の伝送特
性を一層向上させるようにしたものである。
〔問題点を解決するための手段〕
上記問題点を解決するために、本発明によれば、パッケ
ージの上方に設けられたチップと該パッケージの下方に
設けられた外部端子とを接続するための信号線が該パッ
ケージの側面に沿って配線されており、該側面に配線さ
れている信号線のうちで高速信号線の両側にはそれぞれ
所定の間隔をおいてグラウンド面が設けられ、該側面に
配線されている高速信号線とその両側に設けられた該グ
ラウンド面とによりコプレーナ形伝送路を形成すること
によって、該高速信号線の上下方向配線部のインピーダ
ンス整合をとるようにした半導体装置よく、そのような
条件をみたしている限り訣りτう。
り゛シト・幻暇キｔ・しτアー；ス２ヤ１子のＩＬ■灯
定、Ｃ伽あ境キ（例Ｌ　ｌ＄　−ｒ’／ｊ％ｙ’ｒ　）
Ｌ　ｌ＠　％”ｂ’ｓ’ｔ　力Ｔ７：’　５Ｃ’ｌ　　
−〔作　用〕 上記構成によれば該側面に配線されている高速信号線と
その両側にそれぞれ所定の間隔をおいて設けられたグラ
ウンド面とによってコプレーナ形伝送路を形成すること
によって、該高速信号線の上下方向配線部のインピーダ
ンス整合を容易にとることができる。なおこの場合核上
下方向配線部の大部分をパッケージの側面に沿って配線
することにより、該上下方向配線部の残部（すなわち主
として絶縁基板のスルーホール内を通る部分）のインピ
ーダンス特性を特に考慮する必要がなくなる。
〔実施例〕 第１図乃至第４図は本発明の１実施例としての高速ＩＣ
パンケージ１をそなえた半導体装置の構成を示すもので
、上記第５図および第６図に示される従来例と対応する
部分には共通の符号が付されている。
すなわちＩｆ　、　１２　、１３・・・・・・は多層状
に形成された絶縁基板であって該絶縁基板上には１個又
は複数個のＩＣチップ７が載置される。
該ＩＣチップには高速信号線、低速信号線、グラウンド
線（アース線）および電源線が接続され、これらの各線
は該ＩＣパッケージを経て該ＩＣパッケージの下方に設
けられた対応する外部端子と接続される。この場合図示
された実施例においては、パッケージの一側面に低速信
号線が配線され（特に第３図参照）、他の一側面に高速
信号線が配線されている（特に第４図参照）が、これら
の各信号線、グラウンド線、電源線を所定の順序にした
がってパッケージにおける四方の側面に配線しうろこと
はいうまでもない。
そして高速信号線の外部端子２１１．　２２１・・・・
・・とＩＣチップ７との間を接続するための高速信号線
は、パッケージ１の側面に配線された側面配線部２１２
゜２２２・・・・・・；多層状の絶縁基板の眉間（例え
ば絶縁板１２と１３との間）°に配線された眉間配線部
２１３゜２２３・・・・・・；および該絶縁基板（例え
ば絶縁基板１１゜１２）のスルーホール１１１　、１２
１を通して配線された配線部２１４・・・・・・により
構成される。またグラウンド線の外部端子４１１．　４
２１．　４３１．　４４１．　４５１・・１・・・とＩ
Ｃチップ７との間を接続するためのグラウンド線は、側
面配線部４１２．４２２．４３２．　４４２゜４５２・
・・・・・；該側面配線部の１つ例えば４４２に接続さ
れた眉間（例えば絶縁基板１工と１２との間の）配線部
４４３・・・・・・；および該絶縁基板のスルーホール
を通して配線された配線部４４４・・・・・・により構
成される。そして本発明においては、上記高速信号線の
側面配線部２１２　、２２２・・・・・・の両側には、
それぞれ所定の間隔をおいて、必ず該グラウンド線の側
面配線部（上記実施例では側面配線部４１２　、４２２
および４３２が対応する）を設けることを不可欠とする
。
なお上記実施例においては、パッケージ１の四方の側面
に設けられた該グラウンド線の側面配線部４１２．４２
２．４３２．　４４２，４５２・旧・・がパッケージ上
面の蓋体６に接続されており、これにより該蓋体６の電
位をアース電位として内部回路をシールドして外部電磁
界から隔離し、回路を安定に動作させるように構成され
る。
更に低速信号線の外部端子３１１．３２１・・・・・・
とＩＣチップとの間を接続するための低速信号線も同様
の各配線部（第３図および第１図の右側面には側面配線
部３１２　、３２２および眉間配線部３１３　、３２３
が示される）により構成されており、電源線についても
同様の構成とされる。なお５は枠体、８はＩＣパンケー
ジ１が取付けられているプリント板、８０は該プリント
板８の裏面に設けられたグラウンド面を示す。
以上のような構成において、本発明の最も重要な点は、
ＩＣパッケージの上方に設けられたＩＣチップと該ＩＣ
パッケージの下方に設けられた外部端子とを接続するた
めの高速信号線が該ＩＣパッケージの側面に沿って配線
されており（上記実施例においては側面配線部２１２　
、２２２が対応する）、該側面配線部２１２　、２２２
の両側にはそれぞれ所定の間隔をおいてグラウンド面が
設けられ（上記実施例においてはグラウンド線の側面配
線部４１２　、４２２、および４３２が対応する）、該
側面に配線されている高速信号線とその両側に設けられ
た該グラウンド面とにより（すなわち上記実施例におい
ては各側面配線部４１２．　２１２．　４２２および４
２２．　２２２゜４３２によって）、それぞれコプレー
ナ形伝送路を形成し、それによって該高速信号線の上下
方向配線部のインピーダンス整合をとるようにした点で
ある。
そしていま仮に該高速信号線の特性インピーダンスを５
０オームとし、該上下方向配線部をこの特性インピーダ
ンスの値に整合させる場合を例にとると、該絶縁基板（
通常セラミック板で構成される）の誘電率（すなわち高
速信号線とその両側のグラウンド面との間の絶縁層の誘
電率）を１０とした場合、第１図に示される寸法Ｄ（す
なわち高速信号線の中心からグラウンド面までの距離）
と寸法ｄ　（すなわち高速信号線の中心からその縁部ま
での距離）との比ｄ／Ｄがほぼ０．５３（１例としてＤ
を７５５μｍ、ｄを４００μｍ）に設定される。
なお該特性インピーダンスを更に低下させる場合にはそ
れに応じて該比率ｄ／Ｄは更に大きくされる。
そしてこの場合、該高速信号線の上下方向配線部の大部
分をパッケージの側面に沿って配線する（すなわちその
眉間配線部をなるべく上方に位置させる）ことにより、
該上下方向配線部の残部（すなわち主として絶縁基板の
スルーホール内を通る部分）のインピーダンス特性まで
を特に考慮しなくても、該上下方向配線部のインピーダ
ンス整合をほぼ完全にとることができる。
また、図に示される実施例においては、該グラウンド線
が、該高速信号線の側面配線部の両側（すなわち上記側
面配線部４１２．　４２２．４３２として示される）以
外にも、例えば第３図に側面配線部４４２　、４５２と
して示されるように設けられており、このようにパッケ
ージの各側面に設けられたグラウンド線をパッケージの
蓋体６に接続するのが望ましい。
更に上記実施例においては、該高速信号線の眉間配線部
（例えば２１３）の両側に、所定の厚みの絶縁層（第２
図に示される実施例においては所定の厚みの絶縁板１２
および１３）を介してグラウンド面１１０　、１３０が
形成されており、該眉間配線部（例えば２１３）と該グ
ラウンド面１１０　、１３０とによって前述した平衡形
伝送路を形成し、これによって該眉間配線部のインピー
ダンス整合をもとるようにされている。なお第２図にお
いて、グラウンド面１１０は絶縁板１１と１２との眉間
（ただし配線部２１４などが通るスルーホール部分を除
く）に設けられており、一方、グラウンド面１３０は絶
縁板１３とその下方の絶縁板との眉間に設けられる。
またＩＣパッケージ下方の各外部端子と接続されるプリ
ント板８上の各印刷配線は、プリント板裏面のグラうン
ド面（アース側金属面）８０とともに転送線路としての
マイクロストリップラインを形成している。
〔発明の効果〕
本発明によれば特に多層高速ＩＣパッケージにおける高
速信号線の上下方向配線部のインピーダンス整合を容易
にとることができるので、それだけ高速信号の伝送特性
を向上させることができ、その信号波形の劣化およびＳ
／Ｎ比の劣化を防止することができる。
【図面の簡単な説明】
第１図は、本発明にかかる半導体装置の１実施例の斜視
図、 第２図は、第１図に示す半導体装置の断面図、第３図は
、第２図に示す半導体装置の右方からみた側面図、 第４図は、第２図に示す半導体装置の左方からみた側面
図、 第５図は、この種の半導体装置の従来例を示す断面図、 第６図は、第５図に示す半導体装置の左方からみた側面
図である。 く符号の説明） １・・・・・・・・・・・・本発明に適用されるＩＣパ
ッケージ、１０・・・・・・・・・・・・従来型のＩＣ
パッケージ、１１　、１２　、１３・・・絶縁基板、。 ２１１　、２２１・・・高速信号線の外部端子、２１２
　、２２２・・・高速信号線の側面配線部、２１３　、
２２３・・・高速信号線の眉間配線部、３１１　、３２
１・・・低速信号線の外部端子、３１２　、３２２・・
・低速信号線の側面配線部、３１３　、３２３・・・低
速信号線の眉間配線部、４１１、４２１．４３１．４４
１．４５１．４９１・・・グラウンド線の外部端子、 ４１２、４２２．４３２．４４２．４５２．４９２・・
・グラウンド線の側面配線部、 ４４３　、４９３・・・グラウンド線の眉間配線部、６
・・・・・・・・・・・・蓋体、 ８・・・・・・・・・・・・プリント板、８０、　１１
０，１３０・・・グラウンド面。 第１図 ＣＩＯＩＣパッケ ージ蓋体 第２図 本発明の半導体装置の一実施例の断面図１１．１２．１
３：絶縁基板 ２１３：高速信号線の層間配線部 ４４３ニゲラウンド線の層間配線部 ７：　　ＩＣチップ ８：　プリント板 帥、１１０，１３０：　　グラウンド面第３図 Ｊ

Claims (1)

    【特許請求の範囲】
  1. １、パッケージの上方に設けられたチップと該パッケー
    ジの下方に設けられた外部端子とを接続するための信号
    線が該パッケージの側面に沿って配線されており、該側
    面に配線されている信号線のうちで高速信号線の両側に
    はそれぞれ所定の間隔をおいてグラウンド面が設けられ
    、該側面に配線されている高速信号線とその両側に設け
    られた該グラウンド面とによりコプレーナ形伝送路を形
    成することによって、該高速信号線の上下方向配線部の
    インピーダンス整合をとるようにしたことを特徴とする
    半導体装置。
JP60064992A 1985-03-30 1985-03-30 半導体装置 Granted JPS61225842A (ja)

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