JPS61228551A - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JPS61228551A JPS61228551A JP6893585A JP6893585A JPS61228551A JP S61228551 A JPS61228551 A JP S61228551A JP 6893585 A JP6893585 A JP 6893585A JP 6893585 A JP6893585 A JP 6893585A JP S61228551 A JPS61228551 A JP S61228551A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- microprocessor
- processor
- control
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は２つのマイクロプロセッサが１つのバスを共用
するシステムの制御方式に関する。
するシステムの制御方式に関する。
゛〔発明の背景〕
従来の装置は、特公昭５７−４７４５５号公報に記載の
ようにマイクロプロセッサが複数接続されるシステムの
バス制御方式はいろいろ考えられているがこれらは片方
が電源オフになることを配照していない。
ようにマイクロプロセッサが複数接続されるシステムの
バス制御方式はいろいろ考えられているがこれらは片方
が電源オフになることを配照していない。
本発明の目的は、２つのマイクロプロセッサにより１つ
のデータバスを共用する場合に起る制御のぶつかり合を
防ぐための簡単な方式を提供することにある。
のデータバスを共用する場合に起る制御のぶつかり合を
防ぐための簡単な方式を提供することにある。
２つのマイクロプロセッサを使用するシステムで１つの
マイクロプロセッサを先に立上げそのマイクロプロセッ
サの制御で次のマイクロプロセッサを立上るプートスト
ラップ構造を持つシステムの場合１つ目のハードウェア
はできるだけ小さく簡単な構造としたい、一方バスを共
用する場合を考えると初めに立上った側から制御するの
が一般的である９本発明は共用のための制御を後者の側
にまかせ１つ目のノ・−ドウエアを小さく作ることを目
的とし、第２のプロセッサ側に時分割の制御のためのタ
イミング他の論理を持ち第２のプロセッサが動作可能な
時だけ、時分割にバスを制御°することを′４＊とする
ものである。
マイクロプロセッサを先に立上げそのマイクロプロセッ
サの制御で次のマイクロプロセッサを立上るプートスト
ラップ構造を持つシステムの場合１つ目のハードウェア
はできるだけ小さく簡単な構造としたい、一方バスを共
用する場合を考えると初めに立上った側から制御するの
が一般的である９本発明は共用のための制御を後者の側
にまかせ１つ目のノ・−ドウエアを小さく作ることを目
的とし、第２のプロセッサ側に時分割の制御のためのタ
イミング他の論理を持ち第２のプロセッサが動作可能な
時だけ、時分割にバスを制御°することを′４＊とする
ものである。
以下、本発明の一実施例を第１図により説明する１、第
１図は、大形電子計算機のサービスプロセッサ、および
電源制御用プロセッサである。
１図は、大形電子計算機のサービスプロセッサ、および
電源制御用プロセッサである。
電子計算機の電源オンスイッチを入れると最初に電源制
御用マイクロプロセッサが動作し。
御用マイクロプロセッサが動作し。
サービスプロセッサの電源その他を立上げる制御を行な
う゛。
う゛。
図中、１は電源制御用マイクロプロセッサ。
２はサービスプロセッサ用マイクロプロセッサを示す、
電源制御用マイクロプロセッサは、ログアウト等の情報
を持つが直接外部に出力することができない、これらの
情報は、バスを通しサービスプロセッサに連絡され、サ
ービスプロセッサにより外部に出力する。このため１お
よび２の間には共通に使用するバスとして、３のアドレ
スバス、４のデータバスが持たれている。
電源制御用マイクロプロセッサは、ログアウト等の情報
を持つが直接外部に出力することができない、これらの
情報は、バスを通しサービスプロセッサに連絡され、サ
ービスプロセッサにより外部に出力する。このため１お
よび２の間には共通に使用するバスとして、３のアドレ
スバス、４のデータバスが持たれている。
中央の点線５０はこれらプロセッサの境界線である。
マイクロプロセッサ１はバスを制御するために、７のア
ドレスレジスタ、８の書き込みデータレジスタ、９の読
み出しデータレジスタ１０の。
ドレスレジスタ、８の書き込みデータレジスタ、９の読
み出しデータレジスタ１０の。
書き込みモードレジスタを持ちそれらのレジスタはゲー
トを通しバスに接続されている。
トを通しバスに接続されている。
又、プロセッサ２も同様の構成によりバスに接続されて
いる。
いる。
これらのバス接続は図上、１本づつの線で接続で表わさ
れているがバスの名でわかる様に、実際は、複数ビット
で構成されている。又、バスはそれに接続されるレジス
タを複数持つが図中では、１つのレジスタとして説明し
ている。
れているがバスの名でわかる様に、実際は、複数ビット
で構成されている。又、バスはそれに接続されるレジス
タを複数持つが図中では、１つのレジスタとして説明し
ている。
２１はそのレジスタであり、アドレスノくスよりレジス
タ選択論理２１により選択される。
タ選択論理２１により選択される。
今、プロセッサ２が動作不能状態を考える。・プロセラ
′！＃″２が動作不能状態の時、１２の動作可能信号発
生器からは信号は出ない。したがって。
′！＃″２が動作不能状態の時、１２の動作可能信号発
生器からは信号は出ない。したがって。
マイクロプロセッサ１に接続されている。アドレスレジ
スタ７に接続されているバスドライブゲートは開かれバ
スにアドレスがのせられる。
スタ７に接続されているバスドライブゲートは開かれバ
スにアドレスがのせられる。
１０は書き込みか読み出しかを制御するレジスタである
。令書き込みモードが“１“とする。
。令書き込みモードが“１“とする。
書き込みデータレジスタの内容は接続されているドライ
ブゲートが開かれデータバス４に乗せられる。
ブゲートが開かれデータバス４に乗せられる。
１１は、ブロセフサ１用書き込みタイミング発生器であ
る。プロセッサ２が動作不能の時、書キ込みタイミング
バスはプロセッサ１の命令に同期する１１の出力による
。
る。プロセッサ２が動作不能の時、書キ込みタイミング
バスはプロセッサ１の命令に同期する１１の出力による
。
アドレスされたレジスタ２１は選択論理２０により選択
され、書き込みモードとデータバスと書き込みタイミン
グの条件のアンドが成立し、レジスタ２１に８の内容が
書き込まれる。
され、書き込みモードとデータバスと書き込みタイミン
グの条件のアンドが成立し、レジスタ２１に８の内容が
書き込まれる。
次にマイクロプロセッサ２も動作可能な場合について説
明する。
明する。
マイクロプロセッサ２が動作可能になると。
動作可能信号発生器１２が１となる。この時、時分割信
号発生器も動作を開始する。すなわちアドレスバスには
交互に、マイクロプロセッサ１゜２の制御するアドレス
の情報が乗り、又、データバス４．書き込み制御線５も
時分割に制御元を変えることとなる。タイミング線６は
、マイクロプロセッサ２側の持つ書き込みタイミング発
生器１４の信号が使用される。これは、書き込みタイミ
ングが時分割信号発生器と同期する必要があるためであ
る。
号発生器も動作を開始する。すなわちアドレスバスには
交互に、マイクロプロセッサ１゜２の制御するアドレス
の情報が乗り、又、データバス４．書き込み制御線５も
時分割に制御元を変えることとなる。タイミング線６は
、マイクロプロセッサ２側の持つ書き込みタイミング発
生器１４の信号が使用される。これは、書き込みタイミ
ングが時分割信号発生器と同期する必要があるためであ
る。
時分割制御であるため、おたがいのプロセッサは相手の
動作は気にする必要が無い。したがってプロセッサ１は
、単独で動作中のプログラムがそのまま使用可能となっ
ている。又プロセッサ２側も１側のプログラム手順と同
じ手順でバスを制御すれば良い。又書き込み動作につい
ても時分割に制御される点をのぞき前記動作同様である
。
動作は気にする必要が無い。したがってプロセッサ１は
、単独で動作中のプログラムがそのまま使用可能となっ
ている。又プロセッサ２側も１側のプログラム手順と同
じ手順でバスを制御すれば良い。又書き込み動作につい
ても時分割に制御される点をのぞき前記動作同様である
。
本発明によれば、共用するバスを使用するに当り、リク
エストを上げバスを専有するなど、むずかしい方式を使
用せず共用パスを実現する方式を作った。又本方式によ
れば、片側のみのプロセッサ動作に当っては時分割制御
を行なわないので動作が簡単であり部品も少なく信頼性
も良い。
エストを上げバスを専有するなど、むずかしい方式を使
用せず共用パスを実現する方式を作った。又本方式によ
れば、片側のみのプロセッサ動作に当っては時分割制御
を行なわないので動作が簡単であり部品も少なく信頼性
も良い。
第１図は本発明の一実施例のマイクロプロセッサ、１と
マイクロプロセッサ２と共通パスの接続を示す系統図で
ある。 １・・・マイクロプロセッサ１ ２・・・マイクロプロセッサ２ ３・・・アドレスバス ４・・・データバス １１・・・書き込みタイミング発生器 １２・・・動作可能信号発生器 １５・・・時分割信号発生器 １４・・・書き込みタイミング発生器 ２０・・・レジスタ選択論理 ２１・・レジスタ。
マイクロプロセッサ２と共通パスの接続を示す系統図で
ある。 １・・・マイクロプロセッサ１ ２・・・マイクロプロセッサ２ ３・・・アドレスバス ４・・・データバス １１・・・書き込みタイミング発生器 １２・・・動作可能信号発生器 １５・・・時分割信号発生器 １４・・・書き込みタイミング発生器 ２０・・・レジスタ選択論理 ２１・・レジスタ。
Claims (1)
- １、マイクロプロセッサにより制御されるデータ処理装
置において、マイクロプロセッサを２つ持ち、パワーオ
ン時、第１のマイクロプロセッサが立上り、その後に第
２のマイクロプロセッサが立上る方式を持ち、第１と第
２のマイクロプロセッサは、共通のバスを持つバスの制
御を行なう方式として、第２のマイクロプロセッサ側か
らの信号として動作可能信号と、バス時分割制御タイミ
ングとデータ読み書きタイミングを出力し、第１のマイ
クロプロセッサが単独で動作している場合には、バスの
制御を第１のマイクロプロセッサからの命令タイミング
で制御し、２つのマイクロプロセッサからバスを制御す
る場合には、時分割にバスを使用するため前記バス時分
割制御タイミングを使用し制御することを特徴としたバ
ス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6893585A JPS61228551A (ja) | 1985-04-03 | 1985-04-03 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6893585A JPS61228551A (ja) | 1985-04-03 | 1985-04-03 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61228551A true JPS61228551A (ja) | 1986-10-11 |
Family
ID=13388015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6893585A Pending JPS61228551A (ja) | 1985-04-03 | 1985-04-03 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61228551A (ja) |
-
1985
- 1985-04-03 JP JP6893585A patent/JPS61228551A/ja active Pending
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