JPS6122878B2 - - Google Patents
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- Publication number
- JPS6122878B2 JPS6122878B2 JP55149415A JP14941580A JPS6122878B2 JP S6122878 B2 JPS6122878 B2 JP S6122878B2 JP 55149415 A JP55149415 A JP 55149415A JP 14941580 A JP14941580 A JP 14941580A JP S6122878 B2 JPS6122878 B2 JP S6122878B2
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- JP
- Japan
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- solder
- chip
- substrate
- attached
- bonding
- Prior art date
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- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07231—Techniques
- H10W72/07236—Soldering or alloying
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/251—Materials
- H10W72/252—Materials comprising solid metals or solid metalloids, e.g. PbSn, Ag or Cu
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
本発明は、はんだを用いて基板と回路部品をは
んだで接合する混成集積回路モジユールの形成方
法に関するものである。
んだで接合する混成集積回路モジユールの形成方
法に関するものである。
回路素子を有する素子上に設けた電極と、この
回路素子を搭載するための親基板の上面に設けた
電極とを、はんだを使つて接続した混成集積回路
モジユールは、素子にSiを用いたIC及びLSIチツ
プとセラミツク板に抵抗及びコンデンサー等の回
路素子を形成したセラミツクチツプを混在して接
続することが多い。この場合、親基板にはアルミ
ナセラミツクを用いるため、Siを用いた半導体素
子との接合部には、両者の熱膨脹率の違いによる
熱応力が発生し、この熱応力による熱疲労に耐え
るためには高Pb組成比のSnPbはんだ接合が有効
である。このため従来は半導体素子側に高融点で
ある５〜10％Sn−Pbはんだを付着させ、親基板
側にも同様の５〜10％Sn−Pbはんだを付着さ
せ、この両者を整合させてはんだリフローさせ接
合を行なつていた。ところがこの場合はんだ接合
するためにはチツプ側と親基板側のはんだが完全
に溶融する温度以上に加熱する必要があり、具体
的には310℃〜350℃の範囲の適正温度を選定して
いた。これに対し、セラミツクチツプ基板上の素
子は250℃〜260℃の耐熱性のため、Siチツプとの
一括リフローを行なうと前記セラミツクチツプ基
板上の素子の劣化が激しく、この劣化を防止する
ためにはリフローをSiチツプ用とセラミツクチツ
プ用の２回にわけて行なう必要があつた。このた
め作業工数、リフロー装置が２倍以上必要にな
り、製造コストの大巾アツプになつていた。
回路素子を搭載するための親基板の上面に設けた
電極とを、はんだを使つて接続した混成集積回路
モジユールは、素子にSiを用いたIC及びLSIチツ
プとセラミツク板に抵抗及びコンデンサー等の回
路素子を形成したセラミツクチツプを混在して接
続することが多い。この場合、親基板にはアルミ
ナセラミツクを用いるため、Siを用いた半導体素
子との接合部には、両者の熱膨脹率の違いによる
熱応力が発生し、この熱応力による熱疲労に耐え
るためには高Pb組成比のSnPbはんだ接合が有効
である。このため従来は半導体素子側に高融点で
ある５〜10％Sn−Pbはんだを付着させ、親基板
側にも同様の５〜10％Sn−Pbはんだを付着さ
せ、この両者を整合させてはんだリフローさせ接
合を行なつていた。ところがこの場合はんだ接合
するためにはチツプ側と親基板側のはんだが完全
に溶融する温度以上に加熱する必要があり、具体
的には310℃〜350℃の範囲の適正温度を選定して
いた。これに対し、セラミツクチツプ基板上の素
子は250℃〜260℃の耐熱性のため、Siチツプとの
一括リフローを行なうと前記セラミツクチツプ基
板上の素子の劣化が激しく、この劣化を防止する
ためにはリフローをSiチツプ用とセラミツクチツ
プ用の２回にわけて行なう必要があつた。このた
め作業工数、リフロー装置が２倍以上必要にな
り、製造コストの大巾アツプになつていた。
本発明の目的は、上記した従来技術の欠点をな
くし、混成集積回路モジユールの大巾コストダウ
ンを図る形成方法を提供するにある。
くし、混成集積回路モジユールの大巾コストダウ
ンを図る形成方法を提供するにある。
すなわち本発明においては、親基板に付着する
はんだを低融点のものを用い。Siチツプとセラミ
ツクチツプをセラミツクチツプ上の素子が十分耐
え得る低い温度で一括リフローボンデングするよ
うにしたものである。
はんだを低融点のものを用い。Siチツプとセラミ
ツクチツプをセラミツクチツプ上の素子が十分耐
え得る低い温度で一括リフローボンデングするよ
うにしたものである。
以下本発明の一実施例を図面にて説明する。
第１図において、１はセラミツク親基板、２は
Siチツプ、３はセラミツクチツプである。親基板
１の上面にはSiチツプ２を接続するための電極４
及びセラミツクチツプ３を接続するための電極５
が形成されており、それぞれの電極には接合用の
はんだ６及びはんだ７が付着されている。Siチツ
プ２の表面及びセラミツクチツプ３の表面には、
親基板１と接続するための電極８及び９が形成さ
れ、その上面には接合用のはんだ１０及び１１が
付着されている。ここでSiチツプ２に付着するは
んだ１０は、５〜10％Sn−Pb組成の高融点はん
だを、セラミツクチツプ３に付着するはんだ、１
１は、Sn−Pbの共晶組成に近い低融点はんだを
用い、親基板１にもSn−Pbの共晶はんだ組成に
近い低融点はんだを付着させる。このような構成
において、親基板端子とチツプ端子とを整合定置
させ、接合部近辺にはんだぬれ性を良好にするた
めのフラツクスを塗布してから、はんだ接続部を
240℃〜250℃まで加熱しリフローボンデイングを
行なう。このリフロー処理によつて、Siチツプ２
と親基板１の接続部は第２図に示す如く、高融点
はんだ１０と低融点はんだ６の境界部では両者の
はんだが拡散し合つて拡散層１２が形成され完全
なはんだ接合が行なわれるが、この拡散は境界部
近辺にとどまるため、チツプ電極８に近いはんだ
１０は溶融せず高Pb組成を有する接合部とな
る。この接合部は高Pb組成が存在することによ
り、熱疲労に十分耐え得る構造である。セラミツ
クチツプ３の接合部は共に低融点はんだを用いて
いることから、本加熱条件で親基板１側のはんだ
７とセラミツクチツプ３側のはんだ１１は溶融し
十分接合でき、リフロー温度を素子の耐熱温度以
下に設定していることから、素子の劣化及び損傷
を招く危険性はない。
Siチツプ、３はセラミツクチツプである。親基板
１の上面にはSiチツプ２を接続するための電極４
及びセラミツクチツプ３を接続するための電極５
が形成されており、それぞれの電極には接合用の
はんだ６及びはんだ７が付着されている。Siチツ
プ２の表面及びセラミツクチツプ３の表面には、
親基板１と接続するための電極８及び９が形成さ
れ、その上面には接合用のはんだ１０及び１１が
付着されている。ここでSiチツプ２に付着するは
んだ１０は、５〜10％Sn−Pb組成の高融点はん
だを、セラミツクチツプ３に付着するはんだ、１
１は、Sn−Pbの共晶組成に近い低融点はんだを
用い、親基板１にもSn−Pbの共晶はんだ組成に
近い低融点はんだを付着させる。このような構成
において、親基板端子とチツプ端子とを整合定置
させ、接合部近辺にはんだぬれ性を良好にするた
めのフラツクスを塗布してから、はんだ接続部を
240℃〜250℃まで加熱しリフローボンデイングを
行なう。このリフロー処理によつて、Siチツプ２
と親基板１の接続部は第２図に示す如く、高融点
はんだ１０と低融点はんだ６の境界部では両者の
はんだが拡散し合つて拡散層１２が形成され完全
なはんだ接合が行なわれるが、この拡散は境界部
近辺にとどまるため、チツプ電極８に近いはんだ
１０は溶融せず高Pb組成を有する接合部とな
る。この接合部は高Pb組成が存在することによ
り、熱疲労に十分耐え得る構造である。セラミツ
クチツプ３の接合部は共に低融点はんだを用いて
いることから、本加熱条件で親基板１側のはんだ
７とセラミツクチツプ３側のはんだ１１は溶融し
十分接合でき、リフロー温度を素子の耐熱温度以
下に設定していることから、素子の劣化及び損傷
を招く危険性はない。
なおここで用いる低融点はんだは、セラミツク
チツプの耐熱温度以下で溶融する組成のものであ
ればよく、また、リフロー温度はセラミツクチツ
プの耐熱温度以下に設定することが重要である。
チツプの耐熱温度以下で溶融する組成のものであ
ればよく、また、リフロー温度はセラミツクチツ
プの耐熱温度以下に設定することが重要である。
このように本発明によるはんだ付方法によれ
ば、１回のリフロー作業でSiチツプとセラミツク
チツプの同時接続が可能になり、熱疲労に対する
接続信頼性の必要なSiチツプとセラミツク親基板
との接合部は、熱疲労に強いPbリツチ相で形成
されるため十分な接続寿命を得ることができる。
ば、１回のリフロー作業でSiチツプとセラミツク
チツプの同時接続が可能になり、熱疲労に対する
接続信頼性の必要なSiチツプとセラミツク親基板
との接合部は、熱疲労に強いPbリツチ相で形成
されるため十分な接続寿命を得ることができる。
さらに耐熱性の小さいセラミツク基板の接続に
対してその耐熱温度以下で十分リフローできるた
め、素子を劣化あるいは損傷させることはない。
対してその耐熱温度以下で十分リフローできるた
め、素子を劣化あるいは損傷させることはない。
第１図は本発明になる混成集積回路モジユール
の接続部の断面図、第２図は本発明になるSiチツ
プと親基板の接合部の拡大断面図である。 １……親基板、２……Siチツプ、３……セラミ
ツクチツプ、６，７……基板側はんだ、１０，１
１……チツプ側はんだ、１２……拡散層。
の接続部の断面図、第２図は本発明になるSiチツ
プと親基板の接合部の拡大断面図である。 １……親基板、２……Siチツプ、３……セラミ
ツクチツプ、６，７……基板側はんだ、１０，１
１……チツプ側はんだ、１２……拡散層。
Claims (1)
- 【特許請求の範囲】 １ 基板上にはんだ接合用電極を有する親基板
と、基板上にはんだ接合用電極を有するICチツ
プと、少なくとも薄膜及び又は厚膜素子が形成さ
れてなると共に基板上にはんだ接合用電極を有す
る非ICチツプとを備え、上記親基板に上記ICチ
ツプと非ICチツプとを、上記はんだ接合用電極
に接合用はんだを付着せしめて、該接合用はんだ
の再溶融により接続せしめてなる混成集積回路モ
ジユールに於いて、上記ICチツプのはんだ接合
用電極には上記非ICチツプの基板上に付着され
るはんだよりも溶融点の高いはんだを付着し、上
記非ICチツプのはんだ接合用電極には該非ICチ
ツプの基板上の素子の耐熱温度よりも低い溶融点
を持つはんだを付着し、上記親基板のはんだ接合
用電極に上記非ICチツプの基板上の素子の耐熱
温度よりも低い溶融点を持つはんだを付着させる
と共に、上記親基板のはんだと上記ICチツプの
はんだとの接続は、上記ICチツプのはんだが溶
融しない状態で且つ上記親基板及び非ICチツプ
のはんだが溶融する状態下で一括リフローして接
続せしめてなる混成集積回路モジユールの形成方
法。 ２ 上記非ICチツプの基板はセラミツク基板と
し、該基板及び親基板に付着させるはんだはSn
−Pbの共晶組成に近い低融点はんだとし、ICチ
ツプの基板に付着させるはんだはSn−Pbであり
且つSnの割合が５〜10％としてなる高融点はん
だである特許請求の範囲第１項記載の混成集積回
路モジユールの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55149415A JPS5773947A (en) | 1980-10-27 | 1980-10-27 | Formation of hybrid ic module |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55149415A JPS5773947A (en) | 1980-10-27 | 1980-10-27 | Formation of hybrid ic module |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5773947A JPS5773947A (en) | 1982-05-08 |
| JPS6122878B2 true JPS6122878B2 (ja) | 1986-06-03 |
Family
ID=15474611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55149415A Granted JPS5773947A (en) | 1980-10-27 | 1980-10-27 | Formation of hybrid ic module |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5773947A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6065594A (ja) * | 1983-09-20 | 1985-04-15 | 株式会社富士通ゼネラル | 回路基板の接続方法 |
| JPS63152136A (ja) * | 1986-12-17 | 1988-06-24 | Fuji Electric Co Ltd | 半導体チツプの実装方法 |
| JPS6428931A (en) * | 1987-07-24 | 1989-01-31 | Nec Corp | Semiconductor device |
| JP2001358452A (ja) * | 2000-06-15 | 2001-12-26 | Murata Mfg Co Ltd | 電子部品の実装方法 |
| EP1289013A1 (en) * | 2001-08-15 | 2003-03-05 | Datamars SA | A method for applying a semiconductor chip to a substrate and an assembly obtained thereby |
-
1980
- 1980-10-27 JP JP55149415A patent/JPS5773947A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5773947A (en) | 1982-05-08 |
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