JPH11330461A - 屈曲ゲート電極を有する半導体装置およびその製造方法 - Google Patents
屈曲ゲート電極を有する半導体装置およびその製造方法Info
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- JPH11330461A JPH11330461A JP10132310A JP13231098A JPH11330461A JP H11330461 A JPH11330461 A JP H11330461A JP 10132310 A JP10132310 A JP 10132310A JP 13231098 A JP13231098 A JP 13231098A JP H11330461 A JPH11330461 A JP H11330461A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 本発明は、ＭＯＳＦＥＴのゲート電極と活性
領域の位置関係がずれた場合でもゲート幅の変動が少な
く、従って特性のバラツキの少ない半導体装置およびそ
の製造方法を提供することを目的とする。 【解決手段】 半導体基板上に素子分離領域６と、活性
領域（４ａ、４ｂ）と、活性領域上に屈曲角θを持つ屈
曲部を有するゲート電極３とを有する半導体装置におい
て、前記素子分離領域と活性領域との境界が前記ゲート
電極を横切る線分が、前記屈曲角θの２等分線に対して
概ね平行の直線になっていることを特徴とする半導体装
置。
領域の位置関係がずれた場合でもゲート幅の変動が少な
く、従って特性のバラツキの少ない半導体装置およびそ
の製造方法を提供することを目的とする。 【解決手段】 半導体基板上に素子分離領域６と、活性
領域（４ａ、４ｂ）と、活性領域上に屈曲角θを持つ屈
曲部を有するゲート電極３とを有する半導体装置におい
て、前記素子分離領域と活性領域との境界が前記ゲート
電極を横切る線分が、前記屈曲角θの２等分線に対して
概ね平行の直線になっていることを特徴とする半導体装
置。
Description
【０００１】
【発明の属する技術分野】本発明は、屈曲したゲートを
有する半導体装置、特にＭＯＳＦＥＴを備えた半導体装
置に関する。
有する半導体装置、特にＭＯＳＦＥＴを備えた半導体装
置に関する。
【０００２】
【従来の技術】従来より、製造上、特性上、あるいはレ
イアウト上の要請により屈曲したゲートを備えたＭＯＳ
ＦＥＴが用いられている。例えば特開平２−２５０３３
２号公報によれば、図１２に示すように活性領域にゲー
ト電極３３をマスクとしてイオン注入して不純物注入領
域を形成する際に、イオン注入の方向が多少斜めになっ
た場合に、ゲート電極の陰になる不純物注入領域３９ａ
ではゲート電極と注入領域の間にイオン注入されない部
分が生じ、イオン注入方向に向かう表側の不純物注入領
域３９ｂとで非対称性が生じる。そこで、この公開公報
の発明では、図１３に示すようにゲート電極３３を、活
性領域３４上で直角に屈曲させて設けることにより、イ
オン注入の方向が多少斜めになった場合でもゲート電極
のすべての部分で陰が生じることがないので、対称性が
向上することが示されている。
イアウト上の要請により屈曲したゲートを備えたＭＯＳ
ＦＥＴが用いられている。例えば特開平２−２５０３３
２号公報によれば、図１２に示すように活性領域にゲー
ト電極３３をマスクとしてイオン注入して不純物注入領
域を形成する際に、イオン注入の方向が多少斜めになっ
た場合に、ゲート電極の陰になる不純物注入領域３９ａ
ではゲート電極と注入領域の間にイオン注入されない部
分が生じ、イオン注入方向に向かう表側の不純物注入領
域３９ｂとで非対称性が生じる。そこで、この公開公報
の発明では、図１３に示すようにゲート電極３３を、活
性領域３４上で直角に屈曲させて設けることにより、イ
オン注入の方向が多少斜めになった場合でもゲート電極
のすべての部分で陰が生じることがないので、対称性が
向上することが示されている。
【０００３】また、ゲート幅が長ければチャネル領域の
抵抗が減少するので信号の伝達速度が向上する。そこ
で、ゲートを屈曲させることにより、狭い領域に長いゲ
ート幅を確保することができるようになるので、レイア
ウト上の自由度を広げることができる。
抵抗が減少するので信号の伝達速度が向上する。そこ
で、ゲートを屈曲させることにより、狭い領域に長いゲ
ート幅を確保することができるようになるので、レイア
ウト上の自由度を広げることができる。
【０００４】また、図１４のように活性領域３４内にコ
ンタクト３５を設けたときに、比較的長いゲート幅を有
しながら、短いコンタクト−ゲート電極間距離を確保で
きるので寄生抵抗を減少させることができる。即ち、従
来では寄生抵抗を減らすためにコンタクト３５ｂとして
示したように、コンタクトを数カ所に設けているが、ゲ
ートを屈曲させることで、屈曲側の活性領域３４ｃの側
では、１つのコンタクト３５ａにより寄生抵抗を減らす
ことができる。また、図１４で、屈曲の内側の活性領域
３４ｃは、屈曲の外側の活性領域３４ｄに比べて面積が
１／３であるので、活性領域３４ｃの半導体基板に対す
る寄生容量は、活性領域３４ｄに比べて１／３にするこ
とができる。
ンタクト３５を設けたときに、比較的長いゲート幅を有
しながら、短いコンタクト−ゲート電極間距離を確保で
きるので寄生抵抗を減少させることができる。即ち、従
来では寄生抵抗を減らすためにコンタクト３５ｂとして
示したように、コンタクトを数カ所に設けているが、ゲ
ートを屈曲させることで、屈曲側の活性領域３４ｃの側
では、１つのコンタクト３５ａにより寄生抵抗を減らす
ことができる。また、図１４で、屈曲の内側の活性領域
３４ｃは、屈曲の外側の活性領域３４ｄに比べて面積が
１／３であるので、活性領域３４ｃの半導体基板に対す
る寄生容量は、活性領域３４ｄに比べて１／３にするこ
とができる。
【０００５】従来このような直角に屈曲したゲートと活
性領域の位置関係は、図１３にも示したように活性領域
３４と素子分離領域３６との境界３７と、ゲート電極
は、直交するようになっていた。
性領域の位置関係は、図１３にも示したように活性領域
３４と素子分離領域３６との境界３７と、ゲート電極
は、直交するようになっていた。
【０００６】しかし、図１５に示すように、素子分離領
域３６を形成して活性領域を区分けする際、またはゲー
ト電極を形成する際に、マスクの目ズレが生じると、活
性領域（目ズレなし）３４ａと活性領域（目ズレあり）
３４ｂで示したように、ゲート電極３３と活性領域の相
対的位置ズレが生じる。そうすると、チャネル幅の長さ
が変化するので設計と異なったトランジスタ特性が得ら
れることになる。
域３６を形成して活性領域を区分けする際、またはゲー
ト電極を形成する際に、マスクの目ズレが生じると、活
性領域（目ズレなし）３４ａと活性領域（目ズレあり）
３４ｂで示したように、ゲート電極３３と活性領域の相
対的位置ズレが生じる。そうすると、チャネル幅の長さ
が変化するので設計と異なったトランジスタ特性が得ら
れることになる。
【０００７】特に図１６に示すように、レイアウト上の
必要性から屈曲したゲート電極をもつＭＯＳＦＥＴを対
称的に形成する場合には、目ズレが生じた場合には左側
のＭＯＳＦＥＴではゲート幅が減少し、一方右側のＭＯ
ＳＦＥＴではゲート幅が増加するようになりトランジス
タ特性のバランスが崩れる問題もある。
必要性から屈曲したゲート電極をもつＭＯＳＦＥＴを対
称的に形成する場合には、目ズレが生じた場合には左側
のＭＯＳＦＥＴではゲート幅が減少し、一方右側のＭＯ
ＳＦＥＴではゲート幅が増加するようになりトランジス
タ特性のバランスが崩れる問題もある。
【０００８】
【発明が解決しようとする課題】本発明は、このような
問題を解決するためになされたものであり、ＭＯＳＦＥ
Ｔのゲート電極と活性領域の位置関係がずれた場合でも
ゲート幅の変動が少なく、従って特性のバラツキの少な
い半導体装置およびその製造方法を提供することを目的
とする。
問題を解決するためになされたものであり、ＭＯＳＦＥ
Ｔのゲート電極と活性領域の位置関係がずれた場合でも
ゲート幅の変動が少なく、従って特性のバラツキの少な
い半導体装置およびその製造方法を提供することを目的
とする。
【０００９】
【課題を解決するための手段】本発明は、半導体基板上
に素子分離領域と、活性領域と、活性領域上に屈曲角θ
を持つ屈曲部を有するゲート電極とを有する半導体装置
において、前記素子分離領域と活性領域との境界が前記
ゲート電極を横切る線分が、前記屈曲角θの２等分線に
対して概ね平行の直線になっていることを特徴とする半
導体装置に関する。
に素子分離領域と、活性領域と、活性領域上に屈曲角θ
を持つ屈曲部を有するゲート電極とを有する半導体装置
において、前記素子分離領域と活性領域との境界が前記
ゲート電極を横切る線分が、前記屈曲角θの２等分線に
対して概ね平行の直線になっていることを特徴とする半
導体装置に関する。
【００１０】また、本発明は、半導体基板上に素子分離
領域と、活性領域と、活性領域上に屈曲角θを持つ屈曲
部を有するゲート電極とを有する半導体装置の製造方法
において、半導体基板上の所定領域に、マスクの周囲が
後の工程で形成するゲート電極を横切る線分が、前記屈
曲角θの２等分線に対して概ね平行となるような形状の
マスクを形成する工程と、このマスクで覆われていない
部分に素子分離領域を形成し、活性領域を区分けする工
程と、このマスクを除去した後、屈曲部を有する前記ゲ
ート電極を形成する工程と、このゲート電極をマスクと
してイオン注入して、活性領域中に不純物注入領域を形
成する工程とを有する半導体装置の製造方法に関する。
領域と、活性領域と、活性領域上に屈曲角θを持つ屈曲
部を有するゲート電極とを有する半導体装置の製造方法
において、半導体基板上の所定領域に、マスクの周囲が
後の工程で形成するゲート電極を横切る線分が、前記屈
曲角θの２等分線に対して概ね平行となるような形状の
マスクを形成する工程と、このマスクで覆われていない
部分に素子分離領域を形成し、活性領域を区分けする工
程と、このマスクを除去した後、屈曲部を有する前記ゲ
ート電極を形成する工程と、このゲート電極をマスクと
してイオン注入して、活性領域中に不純物注入領域を形
成する工程とを有する半導体装置の製造方法に関する。
【００１１】
【発明の実施の形態】図１は、本発明における素子分離
領域、活性領域およびゲート電極の位置関係（平面図）
を示したものである。この図のように、ゲート電極３は
活性領域（４ａまたは４ｂ）と素子分離領域６の両方に
跨るように形成されており、活性領域と素子分離領域の
境界は、平面的に見たときにゲート電極を横切ってい
る。そして、図２に示すように境界７がゲート電極を横
切る線分８は、ゲート電極３の屈曲角θの２等分線１０
に対して概ね平行になっている。
領域、活性領域およびゲート電極の位置関係（平面図）
を示したものである。この図のように、ゲート電極３は
活性領域（４ａまたは４ｂ）と素子分離領域６の両方に
跨るように形成されており、活性領域と素子分離領域の
境界は、平面的に見たときにゲート電極を横切ってい
る。そして、図２に示すように境界７がゲート電極を横
切る線分８は、ゲート電極３の屈曲角θの２等分線１０
に対して概ね平行になっている。
【００１２】このような位置関係にあると、図１に示す
ように素子分離領域を形成したときに、活性領域とゲー
ト電極の位置関係が、設計どおりに形成されたときの目
ズレなしの活性領域４ａから、目ズレが生じた時の活性
領域４ｂにずれた場合であっても、平面的に見たときの
活性領域内に存在するゲート電極幅が変化しないか、ま
たは変化量を最小に抑えることができる。
ように素子分離領域を形成したときに、活性領域とゲー
ト電極の位置関係が、設計どおりに形成されたときの目
ズレなしの活性領域４ａから、目ズレが生じた時の活性
領域４ｂにずれた場合であっても、平面的に見たときの
活性領域内に存在するゲート電極幅が変化しないか、ま
たは変化量を最小に抑えることができる。
【００１３】本発明では、ゲート電極が一回だけ曲がっ
ている場合だけではなく、図３（ａ）、図３（ｂ）のよ
うに活性領域上で２回以上曲がっていてもよい。この場
合の屈曲角θは、図に示したように境界をまたぐゲート
電極部分同士がなす角である。尚、ゲート電極は、必要
により活性領域外で屈曲していてもよいが、その屈曲部
分は本発明で問題とする屈曲部とは関係がない。
ている場合だけではなく、図３（ａ）、図３（ｂ）のよ
うに活性領域上で２回以上曲がっていてもよい。この場
合の屈曲角θは、図に示したように境界をまたぐゲート
電極部分同士がなす角である。尚、ゲート電極は、必要
により活性領域外で屈曲していてもよいが、その屈曲部
分は本発明で問題とする屈曲部とは関係がない。
【００１４】本発明では、θが９０°である場合に最も
効果が大きいが、図３（ｃ）に示すようにθが鈍角であ
る場合にも適用することが可能であり、境界７がゲート
電極を横切る線分は、屈曲角θの２等分線に対して概ね
平行に配置される。θが鋭角の場合にも同様に適用する
ことが可能である。
効果が大きいが、図３（ｃ）に示すようにθが鈍角であ
る場合にも適用することが可能であり、境界７がゲート
電極を横切る線分は、屈曲角θの２等分線に対して概ね
平行に配置される。θが鋭角の場合にも同様に適用する
ことが可能である。
【００１５】また、２等分線１０と線分８は、なるべく
平行になるように形成する。例えば±１０°以内であれ
ば通常の目的では許容することができるが、好ましくは
±５°以内である。
平行になるように形成する。例えば±１０°以内であれ
ば通常の目的では許容することができるが、好ましくは
±５°以内である。
【００１６】ここで、活性領域の形状は、図１に示した
ような長方形である必要は必ずしもない。即ち、予想し
うる目ズレの範囲において前記境界が屈曲角θの２等分
線に対して所定の角度（概ね平行）になっていれば良
く、このとき前記線分は、常に屈曲角θの２等分線に対
して所定の角度（概ね平行）に配置されることになる。
ような長方形である必要は必ずしもない。即ち、予想し
うる目ズレの範囲において前記境界が屈曲角θの２等分
線に対して所定の角度（概ね平行）になっていれば良
く、このとき前記線分は、常に屈曲角θの２等分線に対
して所定の角度（概ね平行）に配置されることになる。
【００１７】
【実施例】次に実施例を示して本発明をさらに詳細に説
明する。ここでは図４（平面図）に示すように、屈曲角
θが９０°のゲート電極３を持つ半導体装置の例につい
て、製造方法をＡ−Ａ’に沿った断面図を示しながら説
明する。
明する。ここでは図４（平面図）に示すように、屈曲角
θが９０°のゲート電極３を持つ半導体装置の例につい
て、製造方法をＡ−Ａ’に沿った断面図を示しながら説
明する。
【００１８】図５（（ａ）平面図、（ｂ）断面図）に示
すように、シリコン基板１上の所定領域を、例えばシリ
コン窒化膜で形成したマスク２で覆う。次に図６（断面
図）に示すように、シリコン基板表面を局所酸化しＬＯ
ＣＯＳ酸化膜を形成して、素子分離領域６を設ける。こ
のマスクは、活性領域の形状を決めるものであり、この
例では長方形のマスクの長辺が、後の工程で形成する屈
曲したゲート電極の屈曲角θの２等分線に対して概ね平
行となるようにする。
すように、シリコン基板１上の所定領域を、例えばシリ
コン窒化膜で形成したマスク２で覆う。次に図６（断面
図）に示すように、シリコン基板表面を局所酸化しＬＯ
ＣＯＳ酸化膜を形成して、素子分離領域６を設ける。こ
のマスクは、活性領域の形状を決めるものであり、この
例では長方形のマスクの長辺が、後の工程で形成する屈
曲したゲート電極の屈曲角θの２等分線に対して概ね平
行となるようにする。
【００１９】マスク２を除去した後（図７）、表面を熱
酸化し、その上に例えばポリシリコンを堆積した後、屈
曲形状にパターニングしてゲート電極３を形成する。こ
のゲート電極をマスクとしてイオン注入し、図８
（（ａ）平面図、（ｂ）断面図）に示すように、活性領
域中に不純物注入領域９を形成する。本発明では、ゲー
ト電極形成のパターニングと、前の工程での素子分離領
域を形成するためのマスクのパターニングとの相対的な
位置関係がずれたとしても、活性領域上のゲート電極の
長さは変わらないので、ゲート幅の変動がないのであ
る。
酸化し、その上に例えばポリシリコンを堆積した後、屈
曲形状にパターニングしてゲート電極３を形成する。こ
のゲート電極をマスクとしてイオン注入し、図８
（（ａ）平面図、（ｂ）断面図）に示すように、活性領
域中に不純物注入領域９を形成する。本発明では、ゲー
ト電極形成のパターニングと、前の工程での素子分離領
域を形成するためのマスクのパターニングとの相対的な
位置関係がずれたとしても、活性領域上のゲート電極の
長さは変わらないので、ゲート幅の変動がないのであ
る。
【００２０】次に図９に示すように層間絶縁膜５を成膜
した後、図１０に示すように、層間絶縁膜にコンタクト
１２を形成した後、金属膜を成膜しパターニングして図
１１に示すように配線１１を形成して半導体装置を完成
する。
した後、図１０に示すように、層間絶縁膜にコンタクト
１２を形成した後、金属膜を成膜しパターニングして図
１１に示すように配線１１を形成して半導体装置を完成
する。
【００２１】
【発明の効果】本発明によれば、ソースまたはドレイン
の寄生抵抗や寄生容量を低減すると共に、ＭＯＳＦＥＴ
のゲート電極と活性領域の位置関係がずれた場合でもゲ
ート幅の変動が少なく、従って特性のバラツキの少ない
半導体装置およびその製造方法を提供することができ
る。
の寄生抵抗や寄生容量を低減すると共に、ＭＯＳＦＥＴ
のゲート電極と活性領域の位置関係がずれた場合でもゲ
ート幅の変動が少なく、従って特性のバラツキの少ない
半導体装置およびその製造方法を提供することができ
る。
【図１】本発明における素子分離領域、活性領域および
ゲート電極の位置関係を示す図である。
ゲート電極の位置関係を示す図である。
【図２】本発明におけるゲート電極と素子分離領域−活
性領域境界の位置関係を示す図である。
性領域境界の位置関係を示す図である。
【図３】本発明における素子分離領域、活性領域および
その境界とゲート電極の位置関係を示す図である。
その境界とゲート電極の位置関係を示す図である。
【図４】本発明の半導体装置を示す平面図である。
【図５】本発明の半導体装置の製造工程を示す図
（（ａ）平面図、（ｂ）断面図）である。
（（ａ）平面図、（ｂ）断面図）である。
【図６】本発明の半導体装置の製造工程を示す図（断面
図）である。
図）である。
【図７】本発明の半導体装置の製造工程を示す図（断面
図）である。
図）である。
【図８】本発明の半導体装置の製造工程を示す図
（（ａ）平面図、（ｂ）断面図）である。
（（ａ）平面図、（ｂ）断面図）である。
【図９】本発明の半導体装置の製造工程を示す図（断面
図）である。
図）である。
【図１０】本発明の半導体装置の製造工程を示す図（断
面図）である。
面図）である。
【図１１】本発明の半導体装置の製造工程を示す図（断
面図）である。
面図）である。
【図１２】イオン注入が斜めになされるときに、イオン
注入領域が非対称に形成されることを説明するための図
である。
注入領域が非対称に形成されることを説明するための図
である。
【図１３】従来の屈曲したゲート電極と活性領域の位置
関係を示す図である。
関係を示す図である。
【図１４】屈曲したゲート電極、コンタクトおよび活性
領域の位置関係を示す図である。
領域の位置関係を示す図である。
【図１５】従来の屈曲したゲート電極と、目ズレがない
場合と目ズレが生じた場合の活性領域の位置関係を示す
図である。
場合と目ズレが生じた場合の活性領域の位置関係を示す
図である。
【図１６】屈曲したゲート電極を対称的に配置した場合
の、従来の半導体装置における各ゲート電極と活性領域
の位置関係を示す図である。
の、従来の半導体装置における各ゲート電極と活性領域
の位置関係を示す図である。
１ シリコン基板 ２ マスク ３ ゲート電極 ４ 活性領域 ４ａ 活性領域（目ズレなし） ４ｂ 活性領域（目ズレあり） ５ 層間絶縁膜 ６ 素子分離領域 ７ 境界 ８ 線分 ９ 不純物注入領域 １０ ２等分線 １１ 配線 １２ コンタクト
Claims (6)
- 【請求項１】 半導体基板上に素子分離領域と、活性領
域と、活性領域上に屈曲角θを持つ屈曲部を有するゲー
ト電極とを有する半導体装置において、 前記素子分離領域と活性領域との境界が前記ゲート電極
を横切る線分が、前記屈曲角θの２等分線に対して概ね
平行の直線になっていることを特徴とする半導体装置。 - 【請求項２】 前記屈曲角θが９０°であることを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 前記線分と前記２等分線のなす角が±１
０°以下であることを特徴とする請求項１または２記載
の半導体装置。 - 【請求項４】 半導体基板上に素子分離領域と、活性領
域と、活性領域上に屈曲角θを持つ屈曲部を有するゲー
ト電極とを有する半導体装置の製造方法において、 半導体基板上の所定領域に、マスクの周囲が後の工程で
形成するゲート電極を横切る線分が、前記屈曲角θの２
等分線に対して概ね平行となるような形状のマスクを形
成する工程と、 このマスクで覆われていない部分に素子分離領域を形成
し、活性領域を区分けする工程と、 このマスクを除去した後、屈曲部を有する前記ゲート電
極を形成する工程と、 このゲート電極をマスクとしてイオン注入して、活性領
域中に不純物注入領域を形成する工程とを有する半導体
装置の製造方法。 - 【請求項５】 前記屈曲角θが９０°であることを特徴
とする請求項４記載の半導体装置の製造方法。 - 【請求項６】 前記線分と前記２等分線のなす角が±１
０°以下であることを特徴とする請求項４または５記載
の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10132310A JPH11330461A (ja) | 1998-05-14 | 1998-05-14 | 屈曲ゲート電極を有する半導体装置およびその製造方法 |
| US09/307,748 US6246080B1 (en) | 1998-05-14 | 1999-05-10 | Semiconductor device having bent gate electrode and process for production thereof |
| KR1019990017063A KR19990088241A (ko) | 1998-05-14 | 1999-05-13 | 굴곡게이트전극을갖는반도체장치및그의제조방법 |
| CNB991072952A CN1136618C (zh) | 1998-05-14 | 1999-05-14 | 具有弯曲栅电极的半导体器件及其制造工艺 |
| US09/828,873 US6387760B2 (en) | 1998-05-14 | 2001-04-10 | Method for making semiconductor device having bent gate electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10132310A JPH11330461A (ja) | 1998-05-14 | 1998-05-14 | 屈曲ゲート電極を有する半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330461A true JPH11330461A (ja) | 1999-11-30 |
Family
ID=15078331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10132310A Pending JPH11330461A (ja) | 1998-05-14 | 1998-05-14 | 屈曲ゲート電極を有する半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6246080B1 (ja) |
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002222944A (ja) * | 2001-01-26 | 2002-08-09 | Kitakiyuushiyuu Techno Center:Kk | 半導体素子 |
| KR100425158B1 (ko) * | 2001-05-25 | 2004-03-30 | 엘지.필립스 엘시디 주식회사 | 폴리실리콘 박막트랜지스터 및 그 제조방법 그리고, 이를적용한 액정표시소자의 제조방법 |
| KR100459211B1 (ko) * | 2001-05-25 | 2004-12-03 | 엘지.필립스 엘시디 주식회사 | 폴리실리콘 박막트랜지스터 및 그 제조방법 그리고, 이를적용한 액정표시소자의 제조방법 |
| KR100854453B1 (ko) | 2006-01-09 | 2008-08-27 | 주식회사 하이닉스반도체 | 게이트 공정 마진 개선을 위한 레이아웃 및 이를 이용한 게이트 패턴 형성 방법 |
| US7456889B2 (en) * | 2004-10-19 | 2008-11-25 | Kabushiki Kaisha Toshiba | Solid-state imaging device with gate contacts overlapping both an isolation region and an active region |
| WO2012144295A1 (ja) * | 2011-04-20 | 2012-10-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464405B1 (ko) * | 2001-12-11 | 2005-01-03 | 삼성전자주식회사 | 작은 서브스레시홀드 누설 전류 값을 지니는 셀트랜지스터를 구비하는 ｄｒａｍ |
| TW560042B (en) * | 2002-09-18 | 2003-11-01 | Vanguard Int Semiconduct Corp | ESD protection device |
| JP2012094642A (ja) * | 2010-10-26 | 2012-05-17 | Renesas Electronics Corp | 抵抗素子および抵抗素子の製造方法 |
| KR102423813B1 (ko) | 2015-11-27 | 2022-07-22 | 삼성전자주식회사 | 반도체 소자 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4737837A (en) * | 1985-11-27 | 1988-04-12 | Honeywell Inc. | Ring topology for an integrated circuit logic cell |
| JPS62244148A (ja) | 1986-04-16 | 1987-10-24 | Nec Corp | 半導体装置 |
| JPH01235275A (ja) | 1988-03-15 | 1989-09-20 | Seiko Epson Corp | Ｍｏｓ型半導体装置 |
| JPH02170437A (ja) | 1988-12-22 | 1990-07-02 | Fuji Electric Co Ltd | Ｍｉｓ型半導体装置の製造方法 |
| JPH02250332A (ja) | 1989-03-23 | 1990-10-08 | Matsushita Electron Corp | Ｍｏｓ型トランジスタ |
| JPH088306B2 (ja) | 1990-03-07 | 1996-01-29 | 株式会社東芝 | 半導体装置 |
| JPH04164371A (ja) | 1990-10-29 | 1992-06-10 | Nec Corp | 半導体集積回路 |
| JPH05136407A (ja) | 1991-05-10 | 1993-06-01 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH05198593A (ja) * | 1992-01-22 | 1993-08-06 | Hitachi Ltd | パラメータ抽出方法 |
| JP3257861B2 (ja) | 1993-05-19 | 2002-02-18 | 株式会社東京カソード研究所 | 基板の検査装置 |
-
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- 1998-05-14 JP JP10132310A patent/JPH11330461A/ja active Pending
-
1999
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- 1999-05-13 KR KR1019990017063A patent/KR19990088241A/ko not_active Ceased
- 1999-05-14 CN CNB991072952A patent/CN1136618C/zh not_active Expired - Fee Related
-
2001
- 2001-04-10 US US09/828,873 patent/US6387760B2/en not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002222944A (ja) * | 2001-01-26 | 2002-08-09 | Kitakiyuushiyuu Techno Center:Kk | 半導体素子 |
| KR100425158B1 (ko) * | 2001-05-25 | 2004-03-30 | 엘지.필립스 엘시디 주식회사 | 폴리실리콘 박막트랜지스터 및 그 제조방법 그리고, 이를적용한 액정표시소자의 제조방법 |
| KR100459211B1 (ko) * | 2001-05-25 | 2004-12-03 | 엘지.필립스 엘시디 주식회사 | 폴리실리콘 박막트랜지스터 및 그 제조방법 그리고, 이를적용한 액정표시소자의 제조방법 |
| US7456889B2 (en) * | 2004-10-19 | 2008-11-25 | Kabushiki Kaisha Toshiba | Solid-state imaging device with gate contacts overlapping both an isolation region and an active region |
| KR100854453B1 (ko) | 2006-01-09 | 2008-08-27 | 주식회사 하이닉스반도체 | 게이트 공정 마진 개선을 위한 레이아웃 및 이를 이용한 게이트 패턴 형성 방법 |
| WO2012144295A1 (ja) * | 2011-04-20 | 2012-10-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5711812B2 (ja) * | 2011-04-20 | 2015-05-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9054103B2 (en) | 2011-04-20 | 2015-06-09 | Renesas Electronics Corporation | Semiconductor device |
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