JPS61231768A - Ｍｉｓ型電界効果トランジスタ - Google Patents
Ｍｉｓ型電界効果トランジスタInfo
- Publication number
- JPS61231768A JPS61231768A JP60073902A JP7390285A JPS61231768A JP S61231768 A JPS61231768 A JP S61231768A JP 60073902 A JP60073902 A JP 60073902A JP 7390285 A JP7390285 A JP 7390285A JP S61231768 A JPS61231768 A JP S61231768A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- type
- oxide film
- layer
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＩＳ型電界効果トランジスタに関し、社Ｖ恵
ト＝錫浩冬友寸入ＭＴＱ柑ｊ宙界鮪里トラソジスタＶｃ
関する。
ト＝錫浩冬友寸入ＭＴＱ柑ｊ宙界鮪里トラソジスタＶｃ
関する。
ＭＩＳ型電界効果トランジスタ（以後ＭＩＳＦＥＴと記
す）の最も一般的なもの［ＭＯ８型電界効果トランジス
タ（以後ＭＯ８ＦＥＴと記す）であるのでＭＯ８ＦＥＴ
Ｋ）いて説明する。一般ＫＭ０８ＦＥＴのドレイン耐圧
は、ドレイン−ソース間およびドレイン−ゲート間の電
界集中によるドレイン近傍のアバランシェ破壊で決まっ
ている。そこで従来の方法では、ゲートをドレイン領域
にのばしたフィールドプレート法、あるいはゲート電極
で反転しきれない領域を電極で反転させ長いドリフトチ
ャネル領域を形成して電圧効果をはかるスタックド・ゲ
ート法によ、り７ＭＯ８ＦＥＴの耐圧を向上している。
す）の最も一般的なもの［ＭＯ８型電界効果トランジス
タ（以後ＭＯ８ＦＥＴと記す）であるのでＭＯ８ＦＥＴ
Ｋ）いて説明する。一般ＫＭ０８ＦＥＴのドレイン耐圧
は、ドレイン−ソース間およびドレイン−ゲート間の電
界集中によるドレイン近傍のアバランシェ破壊で決まっ
ている。そこで従来の方法では、ゲートをドレイン領域
にのばしたフィールドプレート法、あるいはゲート電極
で反転しきれない領域を電極で反転させ長いドリフトチ
ャネル領域を形成して電圧効果をはかるスタックド・ゲ
ート法によ、り７ＭＯ８ＦＥＴの耐圧を向上している。
しかしながら、フィールドプレート法では、ドリフト領
域を長くとる必要がありこのため、ＭＯＳＦＥＴの万ン
抵抗Ｒｅｖは大きくなシ、相互コンダクタンスｇ１は小
さいという欠点がある。スタックド・ゲート法でも、ド
リフチャネル領域を長〈とる必要があυ、オン抵抗ＲＯ
Ｎ及び相互コンダクタンスｇ、は改善されない。そこで
、ゲートとドレイン間の距離を比較的短かくし、オン抵
抗を下げる方法としてドレイン側のゲート酸化膜を厚く
して、ゲート−ドレイン間の電界集中を抑える方法がと
られている。この方法を第２図を用いて説明する。ドレ
イン側の厚いゲート酸化膜３は工程の簡単化のためシリ
コンゲート型ＭＯＳ Ｆ ＥＴのフィールド酸化膜を形
成するＬＯＣＯ８法で同時に形成する。Ｐｆｉ不純物基
板１とフィールド酸化膜２．３の間には、比較的高濃度
のＰ型不純物層７，１０がチャネルストッパーとして設
けられる。
域を長くとる必要がありこのため、ＭＯＳＦＥＴの万ン
抵抗Ｒｅｖは大きくなシ、相互コンダクタンスｇ１は小
さいという欠点がある。スタックド・ゲート法でも、ド
リフチャネル領域を長〈とる必要があυ、オン抵抗ＲＯ
Ｎ及び相互コンダクタンスｇ、は改善されない。そこで
、ゲートとドレイン間の距離を比較的短かくし、オン抵
抗を下げる方法としてドレイン側のゲート酸化膜を厚く
して、ゲート−ドレイン間の電界集中を抑える方法がと
られている。この方法を第２図を用いて説明する。ドレ
イン側の厚いゲート酸化膜３は工程の簡単化のためシリ
コンゲート型ＭＯＳ Ｆ ＥＴのフィールド酸化膜を形
成するＬＯＣＯ８法で同時に形成する。Ｐｆｉ不純物基
板１とフィールド酸化膜２．３の間には、比較的高濃度
のＰ型不純物層７，１０がチャネルストッパーとして設
けられる。
上述した従来のＭＩＳＦＥＴは、ＬＯＣＯ８法によシ形
成したフィールド酸化膜の下に基板と同じ導’ｉｔ型の
高濃度チャネルストッパーが存在するため、厚いゲート
酸化膜の下のチャネルストッパーは、ＭＩＳＦＥＴのド
レインピンチ抵抗として相互フンダクタンスｇ１を下げ
、電流−電圧特性を劣化させる。また、ドレイン側のチ
ャネルストッパーは、ドレインと接しているため接合耐
圧が弱（、ＭＩＳＦＥＴの高耐圧化に適していないとい
う欠点がある。
成したフィールド酸化膜の下に基板と同じ導’ｉｔ型の
高濃度チャネルストッパーが存在するため、厚いゲート
酸化膜の下のチャネルストッパーは、ＭＩＳＦＥＴのド
レインピンチ抵抗として相互フンダクタンスｇ１を下げ
、電流−電圧特性を劣化させる。また、ドレイン側のチ
ャネルストッパーは、ドレインと接しているため接合耐
圧が弱（、ＭＩＳＦＥＴの高耐圧化に適していないとい
う欠点がある。
本発明は、上記欠点を除去し、ドレイン側のピンチ抵抗
を小さくしそれによシミ波電圧特性を改善し、またしき
い電圧ＶＴの不安定性をなくシ、かつ、ドレイン−基板
間耐圧を改善したＭＩＳ型電界効果トランジスタを提供
することを目的とする。
を小さくしそれによシミ波電圧特性を改善し、またしき
い電圧ＶＴの不安定性をなくシ、かつ、ドレイン−基板
間耐圧を改善したＭＩＳ型電界効果トランジスタを提供
することを目的とする。
本発明のＭＩＳ型電界効果トランジスタは、−導電型を
有する半導体基板の一主表面にドレイン近傍のゲート絶
縁膜が厚く形成されたＭＩＳ型電界効果トランジスタに
おいて、前記厚い絶縁膜下の半導体基板表面には反対導
電型層を有し、反対導電型を有するドレイン領域は前記
反対導電型層に接し、かつ前記半導体基板よシ高い不純
物濃度を有する一導電型領域とは＃Ｉ間されていること
を特徴として構成される。
有する半導体基板の一主表面にドレイン近傍のゲート絶
縁膜が厚く形成されたＭＩＳ型電界効果トランジスタに
おいて、前記厚い絶縁膜下の半導体基板表面には反対導
電型層を有し、反対導電型を有するドレイン領域は前記
反対導電型層に接し、かつ前記半導体基板よシ高い不純
物濃度を有する一導電型領域とは＃Ｉ間されていること
を特徴として構成される。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の断面図である。本実施例で
はＭＩＳＦＥＴＫつき説明する。
はＭＩＳＦＥＴＫつき説明する。
まず、第１図に示すように、Ｐ型シリコン基板に、ＬＯ
ＣＯ８法で形成した厚いゲートｍ化膜３の直下にイオン
注入法にてＮ型低濃度膚８を、Ｎ型高漉度のドレイン拡
散膚５と接するように形成する。また、シリコン基板と
同導ル、形のＰ型窩濃度層チャネルストッパー７Ｌソー
ス側のフィールド酸化膜の下に形成し、ドレイン側には
形成しない。
ＣＯ８法で形成した厚いゲートｍ化膜３の直下にイオン
注入法にてＮ型低濃度膚８を、Ｎ型高漉度のドレイン拡
散膚５と接するように形成する。また、シリコン基板と
同導ル、形のＰ型窩濃度層チャネルストッパー７Ｌソー
ス側のフィールド酸化膜の下に形成し、ドレイン側には
形成しない。
このように形成された高耐圧ＭＯ８ＦＥＴはドレイン側
の厚いゲー）［化膜３の下に低濃度のＮ型導電層を設け
ているため、ピンチ抵抗が小さくなる。
の厚いゲー）［化膜３の下に低濃度のＮ型導電層を設け
ているため、ピンチ抵抗が小さくなる。
また、ゲートとドレイン低濃度層が、オーバーラツプし
ているため、反転しない領域が存在しなくなり、ＭＯＳ
ＦＥＴの電流−電圧特性が改善されるとともに、しきい
電圧ＶＴの不安定性が改善される。また、ドレイン側の
フィールド領域下には、千七未ルストッパー９語Ｈ％Ｉ
ハので ト０１／インのチャネルストッパー側での耐圧
の劣化がなくなる。
ているため、反転しない領域が存在しなくなり、ＭＯＳ
ＦＥＴの電流−電圧特性が改善されるとともに、しきい
電圧ＶＴの不安定性が改善される。また、ドレイン側の
フィールド領域下には、千七未ルストッパー９語Ｈ％Ｉ
ハので ト０１／インのチャネルストッパー側での耐圧
の劣化がなくなる。
なお、本実施例ではＮチャネル型のＭＯＳＦＥＴについ
て説明したがＰチャネル型のＭＯＳＦＥＴにも適用でき
ることは説明するまでもなく、またＭＩＳＦＥＴ全般に
適用できる。
て説明したがＰチャネル型のＭＯＳＦＥＴにも適用でき
ることは説明するまでもなく、またＭＩＳＦＥＴ全般に
適用できる。
以上説明したように本発明は、ＭＩＳＦＥＴのドレイン
側の厚いゲート絶縁膜の下にシリコン基板と逆導電型の
低濃度層を形成することによシ、ドレイン側で生じるピ
ンチ抵抗を小さくすることができる。
側の厚いゲート絶縁膜の下にシリコン基板と逆導電型の
低濃度層を形成することによシ、ドレイン側で生じるピ
ンチ抵抗を小さくすることができる。
また、このためＭＩＳＦＥＴの電流−電圧特性も改善さ
れる。また、ゲー１［造がオフセットでなくなるためＭ
ＩＳＦＥＴのしきい電圧ＶＴの不安定性がなくなる。
れる。また、ゲー１［造がオフセットでなくなるためＭ
ＩＳＦＥＴのしきい電圧ＶＴの不安定性がなくなる。
さらに、フィールド酸化膜の下は、ソース側では基板と
ｈ導電型のチャネルストッパーを設はフィールドの反転
防止を行ない、ドレイン側は、チャネルストッパーを設
けないことによシトレイン−基板間耐圧は、向上できる
。
ｈ導電型のチャネルストッパーを設はフィールドの反転
防止を行ない、ドレイン側は、チャネルストッパーを設
けないことによシトレイン−基板間耐圧は、向上できる
。
第１図は本発明の一実施例の断面図、第２図は従来の高
耐圧ＭＯ８ＦＥＴの断面図である。 ｌ・・・・・・Ｐ型シリコン基板、２・・・・・・フィ
ールド酸化膜、３・・・・・・ドレイン側の厚いゲー）
＆化膜、４・・・・・・Ｎ型ソース拡散層、５・・・・
・・Ｎ型ドレイン拡散層、６・・・・・・多結晶シリコ
ンケート、７・・・・・・Ｐ型高濃度のチャネルストッ
パー、８・・・・・・Ｎ型低濃度層、９・・・・・・ソ
ース側の薄いゲート酸化膜、１０・・・・・・Ｐ型高濃
度層。 第１図 第２図
耐圧ＭＯ８ＦＥＴの断面図である。 ｌ・・・・・・Ｐ型シリコン基板、２・・・・・・フィ
ールド酸化膜、３・・・・・・ドレイン側の厚いゲー）
＆化膜、４・・・・・・Ｎ型ソース拡散層、５・・・・
・・Ｎ型ドレイン拡散層、６・・・・・・多結晶シリコ
ンケート、７・・・・・・Ｐ型高濃度のチャネルストッ
パー、８・・・・・・Ｎ型低濃度層、９・・・・・・ソ
ース側の薄いゲート酸化膜、１０・・・・・・Ｐ型高濃
度層。 第１図 第２図
Claims (1)
- 一導電型を有する半導体基板の一主表面にドレイン近傍
のゲート絶縁膜が厚く形成されたＭＩＳ型電界効果トラ
ンジスタにおいて、前記厚いゲート絶縁膜下の半導体基
板表面には反対導電型層を有し、反対導電型を有するド
レイン領域は前記反対導電型層に接し、かつ前記半導体
基板より高い不純物濃度を有する一導電型領域とは離間
されていることを特徴とするＭＩＳ型電界効果トランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60073902A JPS61231768A (ja) | 1985-04-08 | 1985-04-08 | Ｍｉｓ型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60073902A JPS61231768A (ja) | 1985-04-08 | 1985-04-08 | Ｍｉｓ型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61231768A true JPS61231768A (ja) | 1986-10-16 |
Family
ID=13531586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60073902A Pending JPS61231768A (ja) | 1985-04-08 | 1985-04-08 | Ｍｉｓ型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61231768A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164258A (ja) * | 1986-12-25 | 1988-07-07 | Fujitsu Ltd | 高耐圧入出力回路 |
| US5598021A (en) * | 1995-01-18 | 1997-01-28 | Lsi Logic Corporation | MOS structure with hot carrier reduction |
-
1985
- 1985-04-08 JP JP60073902A patent/JPS61231768A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164258A (ja) * | 1986-12-25 | 1988-07-07 | Fujitsu Ltd | 高耐圧入出力回路 |
| US5598021A (en) * | 1995-01-18 | 1997-01-28 | Lsi Logic Corporation | MOS structure with hot carrier reduction |
| US5663083A (en) * | 1995-01-18 | 1997-09-02 | Lsi Logic Corporation | Process for making improved MOS structure with hot carrier reduction |
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