JPH04154171A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH04154171A
JPH04154171A JP2280201A JP28020190A JPH04154171A JP H04154171 A JPH04154171 A JP H04154171A JP 2280201 A JP2280201 A JP 2280201A JP 28020190 A JP28020190 A JP 28020190A JP H04154171 A JPH04154171 A JP H04154171A
Authority
JP
Japan
Prior art keywords
insulating film
gate insulating
drain
source
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2280201A
Other languages
English (en)
Other versions
JP2744126B2 (ja
Inventor
Koji Shirai
浩司 白井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2280201A priority Critical patent/JP2744126B2/ja
Priority to KR1019910018182A priority patent/KR940011480B1/ko
Publication of JPH04154171A publication Critical patent/JPH04154171A/ja
Priority to US08/155,911 priority patent/US5422505A/en
Application granted granted Critical
Publication of JP2744126B2 publication Critical patent/JP2744126B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01332—Making the insulator
    • H10D64/01336—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid
    • H10D64/01346—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid in a gaseous ambient using an oxygen or a water vapour, e.g. oxidation through a layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H10D62/299—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations
    • H10D62/307—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations the doping variations being parallel to the channel lengths
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01332—Making the insulator
    • H10D64/01348—Making the insulator with substrate doping, e.g. N, Ge or C implantation, before formation of the insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0144—Manufacturing their gate insulating layers

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、個別半導体素子あるいは半導体集積回路なと
の半導体装置に係り、特に半導体基板上に形成されるＭ
Ｏ３ＦＥＴ（絶縁ゲート型電界効果トランジスタ）の構
造に関する。
（従来の技術） 従来のＭ　ＯＳ　　Ｆ　Ｅ　Ｔは、例えば第４図に示す
ように、Ｐ型の半導体基板４０の表面の一部にＮ型の不
純物拡散層からなるソース領域４１およびドレイン領域
４２がそれぞれ形成され、このソース・ドレイン間のチ
ャネル領域４３上にゲート絶縁膜４４を介してゲート電
極４５か形成され、上記ソース領域４１およびドレイン
領域４２に対応してソース電極４６およびドレイン電極
４７がコンタクトしている。この場合、ゲート絶縁膜４
４の厚さが均一であった。なお、４８は層間絶縁膜であ
る。
このため、素子を微細化したり、高耐圧化したりする場
合、ゲート絶縁膜４４の厚さは最も電界の強い部分（ド
レイン・ゲート電極間）で決まるので、ゲート絶縁膜４
４を余り薄くすることかできず、スイッチング速度（応
答速度）が制限されていた。また、ゲート絶縁膜４４を
余り薄くすることかできないので、チャネル領域４３に
発生する反転層の不純物濃度も低くなり、オン抵抗を低
減させたり電流駆動能力を向上させることか厳しかった
。
（発明が解決しようとする課題） 上記したように従来のＭＯ５ＦＥＴは、素子を微細化し
たり、高耐圧化したりする場合、ゲート絶縁膜を余り薄
くすることかできないので、応答速度が制限され、オン
抵抗を低減させたり電流駆動能力を向上させることが厳
しいという問題かある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、ＭＯＳ　　Ｆ　Ｅ　Ｔ内の電界分布を最適化
して高耐圧化したり、ソース・ドレイン間距離を短縮し
て微細化することか可能になり、Ｍ　ＯＳ　　Ｆ　Ｅ　
Ｔの応答速度の制限を緩和でき、オン抵抗を低減させた
り電流駆動能力を向上させることか容易になる半導体装
置を提供することにある。
［発明の構成コ （課題を解決するための手段） 本発明は、第１導電型の半導体基板の表面の一部に第２
導電型の不純物拡散層からなるソース領域およびドレイ
ン領域がそれぞれ形成され、このソース・ドレイン間の
チャネル領域上にゲート絶縁膜を介してゲート電極か形
成された絶縁ゲート型電界効果トランジスタを有する半
導体装置において、上記絶縁ゲート型電界効果トランジ
スタのゲート絶縁膜の膜厚は、ソース側からドレイン側
に向って、または、ソース・ドレイン間の中央部に対応
する部分からソース側およびドレイン側にそれぞれ向っ
て少なくとも２段の階段状に厚くなっており、この膜厚
が互いに異なるゲート絶縁膜下のそれぞれのチャネル領
域の不純物濃度は互いに異なり、膜厚か厚い部分のゲー
ト絶縁膜下のチャネル領域が膜厚が薄い部分のゲート絶
縁膜下のチャネル領域よりも不純物濃度か低くなってい
ることを特徴とする。
（作　用） 最も電界の強い部分（ドレイン・ゲート電極間）のゲー
ト絶縁膜を最も厚くすると共にその直下のチャネル領域
の不純物濃度を減らしているので、即ち、ゲート絶縁膜
の膜厚の分布およびチャネル領域の不純物濃度の分布を
制御することによって、Ｍ　ＯＳ　　Ｆ　Ｅ　Ｔ内の電
界か均一化するように電界分布を最適化しているので、
ドレイン側でのゲート絶縁膜の信頼性の確保と閾値電圧
の低減、電気的耐圧の向上を実現することが可能になる
。
また、ドレインからソースへの空乏層のバンチスルー降
伏を防ぎ、ソース・ドレイン間距離を短縮して微細化す
ることか可能になり、平均としてのゲート絶縁膜の膜厚
の低減によってスイッチ速度を向上させ、オン抵抗を低
減させたり電流駆動能力を向上させることが容易になる
。
さらに、前記膜厚か互いに異なるゲート絶縁膜下のそれ
ぞれのチャネル領域の閾値電圧かほぼ等しくなるように
設定することにより、電界の均一性および閾値電圧の均
一性をそれぞれ最適化することが可能になる。
（実施例） 以下、図面を参照して本発明の実施例を詳細に説明する
。
第１図は、第１実施例に係る半導体装置（個別半導体素
子あるいは半導体集積回路）におけるＭＯＳ　　ＦＥＴ
部を示しており、第１導電型（本例ではＰ型）の半導体
基板１０の表面の一部に第２導電型（本例ではＮ型）の
不純物拡散層からなるソース領域１１およびドレイン領
域１２がそれぞれ形成され、このソース・ドレイン間の
チャネル領域１３上にゲート絶縁膜１４を介してゲート
電極Ｇか形成され、上記ソース領域１１およびドレイン
領域１２に対応してソース電極Ｓおよびドレイン電極り
かコンタクトしている。この場合、上記ＭＯ５ＦＥＴの
ゲート絶縁膜１４の膜厚は、ソース側からドレイン側に
向って少なくとも２段（本例では４段）の階段状に厚く
なっており、この膜厚か互いに異なるゲート絶縁膜下の
それぞれのチャネル領域の不純物濃度は互いに異なり、
膜厚か厚い部分のゲート絶縁膜下のチャネル領域か膜厚
か薄い部分のゲート絶縁膜下のチャネル領域よりも不純
物濃度か低くなっている。即ち、ソース側のチャネル領
域１３□からドレイン側のチャネル領域１３４に向って
順次存在するチャネル領域（１３□　１３２．１３３．
１３４　）の順で不純物濃度（Ｐ　＋　　Ｐ　２　、Ｐ
　３　、Ｐ　４　）か次第に低くなっている（Ｐ’＋　
＞ｐ２＞Ｐ３＞Ｐ＜　）。
次に、上記したようにゲート絶縁膜１４の膜厚が４段に
形成されたＮチャネルＭＯ８ＦＥＴの形成方法の一例に
ついて第２図（ａ）乃至（ｎ）を参照しながら簡単に説
明する。
まず、第２図（ａ）に示すように、Ｐ型シリコン基板１
０に対して９５０℃の０□雰囲気中てのドライ酸化によ
り全体に２００人の第１ゲート絶縁膜（ＳｉＯ２）２１
を形成する。
次に、第２図（ｂ）に示すように、イオン注入法により
基板全面にＰ型不純物のイオン（例えばボロンイオンＢ
”）を注入した後、９５０℃のＮ２雰囲気中で３０分の
アニール処理を行う。
次に、第２図（Ｃ）に示すように、フォトエツチング法
により前記第１ゲート絶縁膜２１の一部を開口し、この
開口部２２にイオン注入法によりボロンイオンＢ＋を注
入する。ここで、２３はフォトレジストである。
次に、第２図（ｄ）に示すように、９５０℃の０２雰囲
気中でのドライ酸化により上記開口部２２に２００人の
第２ゲート絶縁膜（Ｓ１０２）２４を形成する。この時
、同時に、前記第１ゲート絶縁膜２１は３００人に成長
する。
次に、第２図（ｅ）に示すように、フォトエツチング法
により前記第２ゲート絶縁膜２４の一部を開口し、この
開口部２５にイオン注入法によりボロンイオンＢ′″を
注入する。ここで、２６はフォトレジストである。
次に、第２図（ｆ）に示すように、９５０℃のＯ２雰囲
気中てのドライ酸化により上記開口部２５に１５０人の
第３ゲート絶縁膜（ＳｉＯ２）２７を形成する。この時
、同時に、前記第２ゲート絶縁膜２４は２５０人、前記
第１ゲート絶縁膜２１は３５０人に成長する。
次に、第２図（ｇ）に示すように、フォトエツチング法
により前記第３ゲート絶縁膜２７の一部を開口し、この
開口部２８にイオン注入法によりボロンイオンＢ１を注
入する。ここで、２９はフォトレジストである。
次に、第２図（ｈ）に示すように、９００℃の０２雰囲
気中でのドライ酸化により上記開口部２８に１００人の
第４ゲート絶縁膜（ＳｉＯ２）３０を形成する。この時
、同時に、前記第３ゲート絶縁膜２７は２００人、第２
ゲート絶縁膜２４は３００人、前記第１ゲート絶縁膜２
１は４００人に成長する。
次に、第２図（ｉ）に示すように、ＣＶＤ　（化学気相
成長）法により基板全面にポリシリコン膜３１を２００
０人の厚さに堆積する。
次に、第２図（ｊ）に示すように、フォトエツチング法
により前記ポリシリコン膜３１をバターニングしてゲー
ト電極Ｇを形成する。この後、このゲート電極Ｇをマス
クにして前記第１ゲート絶縁膜２１の露出部を除去する
。これにより、第４ゲート絶縁膜３０、第３ゲート絶縁
膜２７、第２ゲート絶縁膜２４、第１ゲート絶縁膜２１
の順で４段の階段状に厚くなったゲート絶縁膜１４か得
られると共に、第４ゲート絶縁膜３０、第３ゲート絶縁
膜２７、第２ゲート絶縁膜２４、第１ゲート絶縁膜２１
の下に不純物濃度（Ｐ＋Ｐ、、、Ｐ、、ｐ４）か順次低
くなったチャネル領域（１３１１３２，１３３，１３４
）が存在するようになる。さらに、全面にイオン注入法
によりＮ型不純物のイオン（例えばヒ素イオンＡ５＋）
を注入する。
次に、第２図（ｋ）に示すように、９００℃の０□雰囲
気中でのドライ酸化により基板上の全面を覆うように２
００人の絶縁膜（ＳｉＯ２）３２を形成し、同時に前記
注入されたヒ素イオンを活性化してソース領域１１およ
びドレイン領域１２を形成する。
次に、第２図（ρ）に示すように、ＣＶＤ法により基板
全面に層間絶縁膜（ＳｉＯｚ）１５を０．５μｍの厚さ
に堆積した後、９５０℃のＮ２雰囲気中で１０分のアニ
ール処理を行う。
次に、第２図（ｍ）に示すように、フォトエツチング法
により前記層間絶縁膜１５の一部を開口してコンタクト
ホール３３を形成する。
次に、第２図（ｎ）に示すように、基板全面に金属配線
膜（例えば／ｌ）を１μｍの厚さに蒸着した後にフォト
エツチング法により上記金属配線膜をバターニングする
ことにより、上記コンタクトホール３３を通して前記ソ
ース領域１１およびドレイン領域１２にコンタクトする
ソース電極Ｓおよびドレイン電極りを形成し、４００℃
でシンター処理を行う。
上記したような第１実施例のＭＯＳ　　ＦＥＴによれば
、ゲート絶縁膜１４のうちで最も電界の強い部分（ドレ
イン・ゲート電極間）を最も厚くすると共にその直下の
チャネル領域１３４の不純物濃度を鼓も減らしている。
即ち、ゲート絶縁膜１４の膜厚の分布およびチャネル領
域１３、〜１３４の不純物濃度の分布を制御することに
よって、Ｍ　ＯＳ　　Ｆ　Ｅ　Ｔ内の電界か均一化する
ように電界分布を最適化することかできる。
従って、ドレイン・ゲート電極間の電界か従来例よりも
弱まり、ドレイン接合の降伏電圧か上ると共に、ホット
キャリアによるゲート絶縁膜１４の破壊か起り難くなり
、素子の信頼性か向上する。
また、ソース・ドレイン間のパンチ耐圧が向上し、ドレ
イン領域１２からソース領域１１への空乏層のバンチス
ルー降伏を防ぎ、ソース・ドレイン間距離（ゲート長）
を短縮して微細化することか可能になる。また、ゲート
絶縁膜１４の膜厚の平均値か低減するので、ゲート当り
の電流駆動能力が向上し、スイッチング速度が向上し、
チャネル抵抗分か低減する。これらのことから、従来例
よりも素子面積を大幅に減らし、素子動作速度を大幅に
向上させることか可能になる。
さらに、前記膜厚が互いに異なるゲート絶縁膜１４下の
それぞれのチャネル領域１３□〜１３４の閾値電圧がほ
ぼ等しくなるように設定することにより、電界の均一性
および閾値電圧の均一性をそれぞれ最適化することが可
能になる。
第３図は、第２実施例に係る半導体装置におけるドレイ
ン・ソース切換え可能型のＭＯＳ　　ＦＥＴ部を示して
おり、第１実施例のＭＯＳ　　ＦＥＴ部と比べて、ゲー
ト絶縁膜１４′の膜厚は、ソース・ドレイン間の中央部
に対応する部分から一方のソース・ドレイン電極ＳＤ側
および他方のソース・ドレイン電極ＳＤ′側にそれぞれ
向って少なくとも２段（本例では４段）の階段状に厚く
なっており、この膜厚が順次具なるゲート絶縁膜１４′
下のそれぞれのチャネル領域の不純物濃度は互いに異な
り、膜厚が厚い部分のゲート絶縁膜下のチャネル領域か
膜厚が薄い部分のゲート絶縁膜下のチャネル領域よりも
不純物濃度が低くなっている。即ち、ソース・ドレイン
間の中央部のチャネル領域１３１から一方のソース・ド
レイン領域１６側のチャネル領域１３４または他方のソ
ース・ドレイン領域１６′側のチャネル領域１３４　に
向って順次存在するチャネル領域（１３１１３２，１３
３，１３４）の順、および、（１３，１３゜’　　　１
３３’　　　１３４’）の順でそれぞれの不純物濃度Ｐ
Ｉ　　　（Ｐ２Ｐ２′）、（Ｐ３、Ｐ３’　）　　　（
Ｐ４、Ｐ４’　）が次第に低くなっている（ｐ、＞ｐ２
人Ｐ２′　〉Ｐ、入Ｐ、　　＞Ｐ４人Ｐ４′）。なお、
第３図において、Ｇ′はゲート電極であり、第１図中と
同一部分には同一符号を付している。
上記したような第２実施例のＭＯＳ　　ＦＥＴによれば
、ドレイン・ソースの切換えを行った場合でも前記第１
実施例と同様の効果が得られるという利点がある。
［発明の効果］ 上述したように本発明の半導体装置によれば、ＭＯＳ　
　ＦＥＴ内の電界分布を最適化することにより、ドレイ
ン側でのゲート絶縁膜の信頼性の確保と閾値電圧の低減
、電気的耐圧の向上を実現することか可能になる。また
、ドレイン領域からソース領域への空乏層のパンチスル
ー降伏を防き、ゲート長を短縮して微細化することが可
能になり、平均としてのゲート絶縁膜の膜厚の低減によ
ってスイッチング速度を向上させ、オン抵抗を低減させ
たり電流駆動能力を向上させることか容易になる。
【図面の簡単な説明】
第１図は本発明の第１実施例に係る Ｍ　ＯＳ　　Ｆ　Ｅ　Ｔを示す断面図、第２図（ａ）乃
至（ｎ）は第１図中のＭＯＳ　　ＦＥＴの形成方法の一
例を示す断面図、第３図は本発明の第２実施例に係るＭ
ＯＳ　　ＦＥＴを示す断面図、第４図は従来のＭＯＳ　
　ＦＥＴを示す断面図である。 １０・・・半導体基板、１１・・・ソース領域、１２・
・ドレイン領域、１３．１３．〜１３４．１３１〜１３
４′・・・チャネル領域、１４．１４′・・・ゲート絶
縁膜、１５・・・層間絶縁膜、Ｇ、Ｇ’・・・ゲート電
極、Ｓ・・・ソース電極、Ｄ・・・ドレイン電極、ＳＤ
、ＳＤ’　・・ソース・ドレイン電極、１６． １６′ ・・・ソース ドレイン領域。

Claims (3)

    【特許請求の範囲】
  1. （１）第１導電型の半導体基板の表面の一部に第２導電
    型の不純物拡散層からなるソース領域およびドレイン領
    域がそれぞれ形成され、このソース・ドレイン間のチャ
    ネル領域上にゲート絶縁膜を介してゲート電極が形成さ
    れた絶縁ゲート型電界効果トランジスタを有する半導体
    装置において、上記絶縁ゲート型電界効果トランジスタ
    のゲート絶縁膜の膜厚は、ソース側からドレイン側に向
    って少なくとも２段の階段状に厚くなっており、この膜
    厚が互いに異なるゲート絶縁膜下のそれぞれのチャネル
    領域の不純物濃度は互いに異なり、膜厚が厚い部分のゲ
    ート絶縁膜下のチャネル領域が膜厚が薄い部分のゲート
    絶縁膜下のチャネル領域よりも不純物濃度が低くなって
    いることを特徴とする半導体装置。
  2. （２）第１導電型の半導体基板の表面の一部に第２導電
    型の不純物拡散層からなるソース領域およびドレイン領
    域がそれぞれ形成され、このソース・ドレイン間のチャ
    ネル領域上にゲート絶縁膜を介してゲート電極が形成さ
    れた絶縁ゲート型電界効果トランジスタを有する半導体
    装置において、上記絶縁ゲート型電界効果トランジスタ
    のゲート絶縁膜の膜厚は、ソース・ドレイン間の中央部
    に対応する部分が最も薄くなり、この部分からソース側
    およびドレイン側にそれぞれ向って少なくとも２段の階
    段状に厚くなっており、この膜厚が互いに異なるゲート
    絶縁膜下のそれぞれのチャネル領域の不純物濃度は互い
    に異なり、膜厚が厚い部分のゲート絶縁膜下のチャネル
    領域が膜厚が薄い部分のゲート絶縁膜下のチャネル領域
    よりも不純物濃度が低くなっていることを特徴とする半
    導体装置。
  3. （３）請求項１または２記載の半導体装置において、前
    記膜厚が互いに異なるゲート絶縁膜下のそれぞれのチャ
    ネル領域の閾値電圧がほぼ等しくなるように設定されて
    いることを特徴とする半導体装置。
JP2280201A 1990-10-17 1990-10-17 半導体装置 Expired - Fee Related JP2744126B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2280201A JP2744126B2 (ja) 1990-10-17 1990-10-17 半導体装置
KR1019910018182A KR940011480B1 (ko) 1990-10-17 1991-10-16 반도체장치
US08/155,911 US5422505A (en) 1990-10-17 1993-11-23 FET having gate insulating films whose thickness is different depending on portions

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2280201A JP2744126B2 (ja) 1990-10-17 1990-10-17 半導体装置

Publications (2)

Publication Number Publication Date
JPH04154171A true JPH04154171A (ja) 1992-05-27
JP2744126B2 JP2744126B2 (ja) 1998-04-28

Family

ID=17621720

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2280201A Expired - Fee Related JP2744126B2 (ja) 1990-10-17 1990-10-17 半導体装置

Country Status (3)

Country Link
US (1) US5422505A (ja)
JP (1) JP2744126B2 (ja)
KR (1) KR940011480B1 (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5422510A (en) * 1992-10-30 1995-06-06 Analog Devices, Incorporated MOS transistor with non-uniform channel dopant profile
US5510648A (en) * 1994-01-04 1996-04-23 Motorola, Inc. Insulated gate semiconductor device and method of fabricating
US5541132A (en) * 1995-03-21 1996-07-30 Motorola, Inc. Insulated gate semiconductor device and method of manufacture
US5612244A (en) * 1995-03-21 1997-03-18 Motorola, Inc. Insulated gate semiconductor device having a cavity under a portion of a gate structure and method of manufacture
US5661048A (en) * 1995-03-21 1997-08-26 Motorola, Inc. Method of making an insulated gate semiconductor device
JP2002299609A (ja) * 2001-03-29 2002-10-11 Nec Corp 半導体装置及びその製造方法
JP2003060074A (ja) * 2001-08-10 2003-02-28 Sanyo Electric Co Ltd ゲート絶縁膜の形成方法
JP2003060194A (ja) * 2001-08-10 2003-02-28 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP2003060199A (ja) * 2001-08-10 2003-02-28 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP2009283784A (ja) * 2008-05-23 2009-12-03 Nec Electronics Corp 半導体装置及び半導体装置の製造方法

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3339730B2 (ja) * 1992-12-24 2002-10-28 忠弘 大見 半導体装置
US5444279A (en) * 1993-08-11 1995-08-22 Micron Semiconductor, Inc. Floating gate memory device having discontinuous gate oxide thickness over the channel region
KR0135029B1 (ko) * 1994-10-26 1998-04-20 양승택 자기 정렬된 홈구조의 채널을 가진 mos 소자 및 제조방법
KR0161398B1 (ko) * 1995-03-13 1998-12-01 김광호 고내압 트랜지스터 및 그 제조방법
JP3472655B2 (ja) * 1995-10-16 2003-12-02 ユー・エム・シー・ジャパン株式会社 半導体装置
US5670399A (en) * 1995-12-06 1997-09-23 Micron Technology, Inc. Method of making thin film transistor with offset drain
US5648671A (en) * 1995-12-13 1997-07-15 U S Philips Corporation Lateral thin-film SOI devices with linearly-graded field oxide and linear doping profile
JP3261302B2 (ja) * 1996-03-19 2002-02-25 シャープ株式会社 半導体メモリ装置及びその製造方法
US5741737A (en) * 1996-06-27 1998-04-21 Cypress Semiconductor Corporation MOS transistor with ramped gate oxide thickness and method for making same
JPH10163501A (ja) * 1996-11-29 1998-06-19 Semiconductor Energy Lab Co Ltd 絶縁ゲイト型トランジスタ
US6586806B1 (en) * 1997-06-20 2003-07-01 Cypress Semiconductor Corporation Method and structure for a single-sided non-self-aligned transistor
US6121666A (en) * 1997-06-27 2000-09-19 Sun Microsystems, Inc. Split gate oxide asymmetric MOS devices
US5895240A (en) * 1997-06-30 1999-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making stepped edge structure of an EEPROM tunneling window
US6166418A (en) * 1997-12-16 2000-12-26 Infineon Technologies Ag High-voltage SOI thin-film transistor
KR100272528B1 (ko) * 1998-02-04 2000-12-01 김영환 반도체소자 및 이의 제조방법
US6077749A (en) * 1998-03-03 2000-06-20 Advanced Micro Devices, Inc. Method of making dual channel gate oxide thickness for MOSFET transistor design
US6396147B1 (en) 1998-05-16 2002-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with metal-oxide conductors
US6096663A (en) * 1998-07-20 2000-08-01 Philips Electronics North America Corporation Method of forming a laterally-varying charge profile in silicon carbide substrate
US6261886B1 (en) * 1998-08-04 2001-07-17 Texas Instruments Incorporated Increased gate to body coupling and application to DRAM and dynamic circuits
US6548359B1 (en) * 1998-08-04 2003-04-15 Texas Instruments Incorporated Asymmetrical devices for short gate length performance with disposable sidewall
US6225661B1 (en) * 1998-09-02 2001-05-01 Advanced Micro Devices, Inc. MOS transistor with stepped gate insulator
US6221737B1 (en) 1999-09-30 2001-04-24 Philips Electronics North America Corporation Method of making semiconductor devices with graded top oxide and graded drift region
JP3716406B2 (ja) * 2000-02-08 2005-11-16 富士通株式会社 絶縁ゲート型半導体装置及びその製造方法
US6740944B1 (en) * 2001-07-05 2004-05-25 Altera Corporation Dual-oxide transistors for the improvement of reliability and off-state leakage
TW552201B (en) * 2001-11-08 2003-09-11 Benq Corp Fluid injection head structure and method thereof
US6620656B2 (en) 2001-12-19 2003-09-16 Motorola, Inc. Method of forming body-tied silicon on insulator semiconductor device
TW533585B (en) * 2002-05-02 2003-05-21 Macronix Int Co Ltd Structure of two-bit mask read-only memory device and fabricating method thereof
KR100552839B1 (ko) * 2003-11-05 2006-02-22 동부아남반도체 주식회사 반도체 소자 및 이의 제조 방법
US6929987B2 (en) * 2003-12-23 2005-08-16 Hrl Laboratories, Llc Microelectronic device fabrication method
US20070164326A1 (en) * 2004-02-20 2007-07-19 Yasuhiro Okamoto Field effect transistor
US9123572B2 (en) 2004-05-06 2015-09-01 Sidense Corporation Anti-fuse memory cell
US8735297B2 (en) 2004-05-06 2014-05-27 Sidense Corporation Reverse optical proximity correction method
US7755162B2 (en) 2004-05-06 2010-07-13 Sidense Corp. Anti-fuse memory cell
WO2005109516A1 (en) * 2004-05-06 2005-11-17 Sidense Corp. Split-channel antifuse array architecture
US8405165B2 (en) * 2005-06-07 2013-03-26 International Business Machines Corporation Field effect transistor having multiple conduction states
JP2009054946A (ja) * 2007-08-29 2009-03-12 Seiko Instruments Inc 半導体装置とその製造方法
US7825479B2 (en) * 2008-08-06 2010-11-02 International Business Machines Corporation Electrical antifuse having a multi-thickness dielectric layer
KR101106680B1 (ko) * 2008-09-17 2012-01-18 코오롱인더스트리 주식회사 연마용 직물의 제조방법
US8969881B2 (en) * 2012-02-17 2015-03-03 International Rectifier Corporation Power transistor having segmented gate
CN104617144A (zh) * 2015-01-15 2015-05-13 东南大学 一种高可靠性n型碳化硅纵向金属氧化物半导体管
US9875976B2 (en) * 2015-12-31 2018-01-23 Taiwan Semiconductor Manufacturing Company Ltd. Switching device
CN107564952B (zh) * 2016-06-30 2021-06-22 株洲中车时代半导体有限公司 一种功率半导体
KR102457826B1 (ko) * 2018-06-11 2022-10-21 에스케이하이닉스 시스템아이씨 주식회사 고전압 반도체소자 및 그 제조방법
TWI780695B (zh) * 2021-05-10 2022-10-11 力晶積成電子製造股份有限公司 電晶體結構及其製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1980001122A1 (en) * 1978-11-27 1980-05-29 Ncr Co Semiconductor memory device
JPS6151875A (ja) * 1984-08-22 1986-03-14 Hitachi Micro Comput Eng Ltd 半導体装置
US4990983A (en) * 1986-10-31 1991-02-05 Rockwell International Corporation Radiation hardened field oxides for NMOS and CMOS-bulk and process for forming

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5422510A (en) * 1992-10-30 1995-06-06 Analog Devices, Incorporated MOS transistor with non-uniform channel dopant profile
US5510648A (en) * 1994-01-04 1996-04-23 Motorola, Inc. Insulated gate semiconductor device and method of fabricating
US5541132A (en) * 1995-03-21 1996-07-30 Motorola, Inc. Insulated gate semiconductor device and method of manufacture
US5612244A (en) * 1995-03-21 1997-03-18 Motorola, Inc. Insulated gate semiconductor device having a cavity under a portion of a gate structure and method of manufacture
US5661048A (en) * 1995-03-21 1997-08-26 Motorola, Inc. Method of making an insulated gate semiconductor device
EP0734072A3 (en) * 1995-03-21 1997-12-29 Motorola, Inc. Insulated gate semiconductor device and method of manufacture
CN1094654C (zh) * 1995-03-21 2002-11-20 摩托罗拉公司 隔离栅半导体器件及其制造方法
JP2002299609A (ja) * 2001-03-29 2002-10-11 Nec Corp 半導体装置及びその製造方法
JP2003060074A (ja) * 2001-08-10 2003-02-28 Sanyo Electric Co Ltd ゲート絶縁膜の形成方法
JP2003060194A (ja) * 2001-08-10 2003-02-28 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP2003060199A (ja) * 2001-08-10 2003-02-28 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP2009283784A (ja) * 2008-05-23 2009-12-03 Nec Electronics Corp 半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
US5422505A (en) 1995-06-06
JP2744126B2 (ja) 1998-04-28
KR940011480B1 (ko) 1994-12-19
KR920008966A (ko) 1992-05-28

Similar Documents

Publication Publication Date Title
JPH04154171A (ja) 半導体装置
US6833586B2 (en) LDMOS transistor with high voltage source and drain terminals
JP3906184B2 (ja) 半導体装置およびその製造方法
US5528063A (en) Conductive-overlaid self-aligned MOS-gated semiconductor devices
JPS63226055A (ja) 半導体集積回路装置及びその製造方法
JP3219045B2 (ja) 縦型ｍｉｓｆｅｔの製造方法
TW200307331A (en) Metal insulator semiconductor type semiconductor device and its manufacturing method
KR19980083377A (ko) 고내압 반도체 장치 및 그의 제조 방법
JPH09129868A (ja) 半導体装置及びその製造方法
JPH04154173A (ja) 半導体装置
JPH05251694A (ja) Ｍｏｓ型半導体装置及びその製造方法
JP3448138B2 (ja) 半導体装置の製造方法
JPS63217664A (ja) Ｍｉｓｆｅｔ及びその製造方法
JP3387782B2 (ja) 半導体装置
KR101099559B1 (ko) 파워 모스펫 제조방법
JPH01292862A (ja) 半導体装置
JPH0571189B2 (ja)
JPH08153803A (ja) 半導体装置及び半導体装置の製造方法
JPH10209429A (ja) Ｔｆｔ型半導体装置及びその製造方法
KR100216320B1 (ko) 모스 트랜지스터 제조방법
KR100948303B1 (ko) 수평형 디모스 트랜지스터의 제조방법
JPH053317A (ja) Ｍｉｓ型電界効果トランジスタを備えた半導体装置及びその製造方法
JPH0321074A (ja) 半導体集積回路装置
JPS63217655A (ja) 半導体装置の製造方法
JPS6254959A (ja) Ｍｉｓ型半導体装置の製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees