JPS6123194A - 選択的表示修飾機構を備えた表示装置 - Google Patents
選択的表示修飾機構を備えた表示装置Info
- Publication number
- JPS6123194A JPS6123194A JP59143310A JP14331084A JPS6123194A JP S6123194 A JPS6123194 A JP S6123194A JP 59143310 A JP59143310 A JP 59143310A JP 14331084 A JP14331084 A JP 14331084A JP S6123194 A JPS6123194 A JP S6123194A
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- JP
- Japan
- Prior art keywords
- display
- modification
- circuit
- bit
- memory
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、表示装置に関し、特に、その表示態様の修飾
、例えば、ブリンク（点滅）、リバース（背景と表示情
報の明暗又は色彩の逆転）などを、制御するための機構
に関するものである。
、例えば、ブリンク（点滅）、リバース（背景と表示情
報の明暗又は色彩の逆転）などを、制御するための機構
に関するものである。
従来の表示装置においても、特定の文字や図形などを強
調するために、ブリンク、リバース、高輝度表示、特定
色表示などの表示修飾は、盛んに行なわれている。しか
しながら、従来装置においては、表示の修飾の態様が機
器によって固定されておシ、そのために、表現能力に不
足をきたす場合があった。
調するために、ブリンク、リバース、高輝度表示、特定
色表示などの表示修飾は、盛んに行なわれている。しか
しながら、従来装置においては、表示の修飾の態様が機
器によって固定されておシ、そのために、表現能力に不
足をきたす場合があった。
本発明の目的は、表示修飾の多数の態様の中から必要に
応じて任意のものを選択し、かつ、その修飾を表示画面
の任意の部分に適用することを、可能にすることにちる
。
応じて任意のものを選択し、かつ、その修飾を表示画面
の任意の部分に適用することを、可能にすることにちる
。
本発明の特徴は、表示すべき画像の各部を規定する情報
を保持する表示画面メモリ（例えば各画素ビットを記憶
するドツトリフレッシュメモリ）と、そこから読出され
た情報に基づいて画像を表示する表示手段（例えばラス
クスキャン型ＣＲＴ）を備えた表示装置において、前記
画像の各部の表示が修飾（例えばブリンク、リバース等
）されるべきか否かを指示する情報を保持・する修飾デ
ータメモリと、複数の表示修飾態様の１つを選択的に指
示する指示手段（例えばレジスタ）と、この指示手段の
指示及び前記修飾データメモリから読出された修飾指示
情報に従って対応する画像部分の表示を修飾する回路と
を設けたところにある。
を保持する表示画面メモリ（例えば各画素ビットを記憶
するドツトリフレッシュメモリ）と、そこから読出され
た情報に基づいて画像を表示する表示手段（例えばラス
クスキャン型ＣＲＴ）を備えた表示装置において、前記
画像の各部の表示が修飾（例えばブリンク、リバース等
）されるべきか否かを指示する情報を保持・する修飾デ
ータメモリと、複数の表示修飾態様の１つを選択的に指
示する指示手段（例えばレジスタ）と、この指示手段の
指示及び前記修飾データメモリから読出された修飾指示
情報に従って対応する画像部分の表示を修飾する回路と
を設けたところにある。
第１図は、本発明の一実施例を示すブロックンイヤグラ
ムである。表示画面メモリ１は、表示■面の各画素対応
にビット位置を有し、ドツト要所された被表示データを
保持する、いわゆるドツト−□リフレッシュメモリであ
る。このメモリは、カラー表示の色指足、複数画面の重
ね表示や選択表示その他の必要に応じて、複数枚設ける
ことができる。このメモリの内容は、周期的に走査され
て、表示制御回路２によｐ所要の同期信号の生成やカラ
ー情報の付加などが行なわれた後、表示部３（例えばラ
スクスキャン型ＣＲＴ）に表示される。
ムである。表示画面メモリ１は、表示■面の各画素対応
にビット位置を有し、ドツト要所された被表示データを
保持する、いわゆるドツト−□リフレッシュメモリであ
る。このメモリは、カラー表示の色指足、複数画面の重
ね表示や選択表示その他の必要に応じて、複数枚設ける
ことができる。このメモリの内容は、周期的に走査され
て、表示制御回路２によｐ所要の同期信号の生成やカラ
ー情報の付加などが行なわれた後、表示部３（例えばラ
スクスキャン型ＣＲＴ）に表示される。
表示の修飾を行なわないときには、修飾回路４は実質上
側の処理も行方わず、表示画面メモリ１からの信号をそ
のまま通過させる。
側の処理も行方わず、表示画面メモリ１からの信号をそ
のまま通過させる。
修飾データメモリ５も、表示画面の各画素対応にビット
位置を持ち、表示画面メモリ１と同期して読出される。
位置を持ち、表示画面メモリ１と同期して読出される。
このメモリ中の各ビットは、それに対応する画素の表示
態様が修飾されるべきか否かを示す。例えば、そのビッ
トが′１′″ならば対応する画素は修飾され ｅ □
ｕならば修飾されない。この修飾データは中央処理装置
からの情報に基づいて書込まれる。態様指示レジスタ６
は、修飾の態様（リバース、プリンク、消去、特定色表
示等）を指示する情報を保持する。この情報は中央処理
装置から書込んでもよいし、また、オペレータが手動で
セットしてもよ、い。
態様が修飾されるべきか否かを示す。例えば、そのビッ
トが′１′″ならば対応する画素は修飾され ｅ □
ｕならば修飾されない。この修飾データは中央処理装置
からの情報に基づいて書込まれる。態様指示レジスタ６
は、修飾の態様（リバース、プリンク、消去、特定色表
示等）を指示する情報を保持する。この情報は中央処理
装置から書込んでもよいし、また、オペレータが手動で
セットしてもよ、い。
修飾回路４は、態様指示レジスタ６の内容を解読し、そ
れに基づいて、修飾データメモリ５内のＮ Ｉ Ｉ＋ビ
ットに対応する位置の画素ビットの表示態様を変更する
。第２図はこの修飾回路４の細部構成の一例を示す。態
様指示レジスタ６の内容は、デコーダ７で解読される。
れに基づいて、修飾データメモリ５内のＮ Ｉ Ｉ＋ビ
ットに対応する位置の画素ビットの表示態様を変更する
。第２図はこの修飾回路４の細部構成の一例を示す。態
様指示レジスタ６の内容は、デコーダ７で解読される。
この例では、゛態様指示レジスタの内容は２ビツトから
な、！７、”００”は無修飾 ＩＩ Ｑ Ｉ ＩＩはリ
バース表示、’、、 ” １０″′はブリンク表示、１
１”は指定部消去を、それぞれ指示するものとする。こ
れらの修飾態様に対応するデコーダ出力は、ＡＮＤ回路
８８〜８ｄの１つを付勢する。ＡＮＤ回路８ａは、無修
飾の場合に、表示画面メモリ１からの画素ビットをその
まま通過させる。ＡＮＤ回路８ｂは、リバース表示の場
合に、排他的ＯＲ回路９ａの出力を通過させ、一方、排
他的ＯＲ回路９ａは、画素ビットと修飾データメモリ５
からのビット（以下修飾指示ビットという）とを受ける
。したがって、ＡＮＤ回路８ｂの出力には、修飾指示ビ
ットがＯ１°ならば画素ビットがそのまま現われ、修飾
指示ビットが”１″゛ならば画素ビットが１″とＮ Ｏ
ＩＩを反転されて現われる。ＡＮＤ回路８Ｃは、ブリン
ク表示の場合にＡＮＤ回路９ｂの出力を通過させ、一方
、ＡＮＤ回路９ｂは、画素ビットとＮＡＮＤ回路１０の
出力とを受け、そして、ＮＡＮＤ回路１０は、修飾指示
ビットと低周波発振器１１の出力とを受ける。しれかっ
て、ＡＮＤ回路８Ｃめ出力には、修飾指示ビットがＩｔ
ＯＩＩならば画素ビットがそのまま現われ、修飾指示
ビットが１１ ｉ ＩＩならば画素ビットが発振器１１
の発振周期で抑止されながら現われる。最後に、ＡＮＤ
回路８ｄは、指定部消去の場合にＡＮＤ回路９Ｃの出力
を通過させ、一方、ＡＮＤ回路９Ｃは、画素ビットと否
定回路１２の出力とを受け、そして、否定回路爪 １２は、修飾指示ビットを受ける。したがって、ＡＮＤ
回路８ｄの出力には、修飾指示ビットが１１０ ＩＩな
らば画素ビットがそのまま現われ、修飾指示ビットが“
′１″ならば何も現われない。ＡＮＤ回路８ａ〜８ｄの
出力は、ＯＲ回路１３を経て表示制御回路２に送られる
。 。
な、！７、”００”は無修飾 ＩＩ Ｑ Ｉ ＩＩはリ
バース表示、’、、 ” １０″′はブリンク表示、１
１”は指定部消去を、それぞれ指示するものとする。こ
れらの修飾態様に対応するデコーダ出力は、ＡＮＤ回路
８８〜８ｄの１つを付勢する。ＡＮＤ回路８ａは、無修
飾の場合に、表示画面メモリ１からの画素ビットをその
まま通過させる。ＡＮＤ回路８ｂは、リバース表示の場
合に、排他的ＯＲ回路９ａの出力を通過させ、一方、排
他的ＯＲ回路９ａは、画素ビットと修飾データメモリ５
からのビット（以下修飾指示ビットという）とを受ける
。したがって、ＡＮＤ回路８ｂの出力には、修飾指示ビ
ットがＯ１°ならば画素ビットがそのまま現われ、修飾
指示ビットが”１″゛ならば画素ビットが１″とＮ Ｏ
ＩＩを反転されて現われる。ＡＮＤ回路８Ｃは、ブリン
ク表示の場合にＡＮＤ回路９ｂの出力を通過させ、一方
、ＡＮＤ回路９ｂは、画素ビットとＮＡＮＤ回路１０の
出力とを受け、そして、ＮＡＮＤ回路１０は、修飾指示
ビットと低周波発振器１１の出力とを受ける。しれかっ
て、ＡＮＤ回路８Ｃめ出力には、修飾指示ビットがＩｔ
ＯＩＩならば画素ビットがそのまま現われ、修飾指示
ビットが１１ ｉ ＩＩならば画素ビットが発振器１１
の発振周期で抑止されながら現われる。最後に、ＡＮＤ
回路８ｄは、指定部消去の場合にＡＮＤ回路９Ｃの出力
を通過させ、一方、ＡＮＤ回路９Ｃは、画素ビットと否
定回路１２の出力とを受け、そして、否定回路爪 １２は、修飾指示ビットを受ける。したがって、ＡＮＤ
回路８ｄの出力には、修飾指示ビットが１１０ ＩＩな
らば画素ビットがそのまま現われ、修飾指示ビットが“
′１″ならば何も現われない。ＡＮＤ回路８ａ〜８ｄの
出力は、ＯＲ回路１３を経て表示制御回路２に送られる
。 。
なお、修飾の態様によっては、画素ビット自体の処理に
代えて、表示部を、デコーダ７の出力と修飾指示ビット
とによシ制御してもよい。例えば、高輝度表示は、輝度
制御回路を制御することによって実現される。
代えて、表示部を、デコーダ７の出力と修飾指示ビット
とによシ制御してもよい。例えば、高輝度表示は、輝度
制御回路を制御することによって実現される。
第３図は、前記のリバース表示ＩＩ ０１１１とブリン
ク表示“１０″と指定部消去″１１″の各修飾態様につ
いて、表示画面メモリ１、修飾データメモリ５、及びそ
れらの内容に基づいて形成される表示部３の画面の関係
を、具体例によって示したものである。
ク表示“１０″と指定部消去″１１″の各修飾態様につ
いて、表示画面メモリ１、修飾データメモリ５、及びそ
れらの内容に基づいて形成される表示部３の画面の関係
を、具体例によって示したものである。
なお、修飾データメモリ５は、１枚に限られず、複数枚
設けて、それらによシそれぞれ異なる部分を指示すると
ともに、態様指示レジスタ６の一部のフィールド又は別
に設けた専用のレジスタにセットした情報によって、ど
の修飾データメモリを使用するかを指示するようにして
もよい。また、複数枚の修飾データメモリ５を設けると
ともに、それらのそれぞれに対応して態様指示レジスタ
６を設ければ、表示画面の複数の部分に対してそれぞれ
異なる態様の修飾を行なうことができる。更に、表示画
面メモリ１が複数枚ある場合に、修飾データメモリ５と
態様指示レジスタ６も複数組設けて、その各組又は各群
を表示画面メモリ１のそれぞれ又は各群に割当てれば、
各表示画面メモリ又はその群ごとに任意の部分を任意の
態様で修飾することができる。この構成はマルチスクリ
ン方式に好適である。本発明は、コードリフレッシュ式
の文字表示装置にも適用することができる。
設けて、それらによシそれぞれ異なる部分を指示すると
ともに、態様指示レジスタ６の一部のフィールド又は別
に設けた専用のレジスタにセットした情報によって、ど
の修飾データメモリを使用するかを指示するようにして
もよい。また、複数枚の修飾データメモリ５を設けると
ともに、それらのそれぞれに対応して態様指示レジスタ
６を設ければ、表示画面の複数の部分に対してそれぞれ
異なる態様の修飾を行なうことができる。更に、表示画
面メモリ１が複数枚ある場合に、修飾データメモリ５と
態様指示レジスタ６も複数組設けて、その各組又は各群
を表示画面メモリ１のそれぞれ又は各群に割当てれば、
各表示画面メモリ又はその群ごとに任意の部分を任意の
態様で修飾することができる。この構成はマルチスクリ
ン方式に好適である。本発明は、コードリフレッシュ式
の文字表示装置にも適用することができる。
以上のように、本発明によれば、多種多様な表示修飾態
様を、選択あるいは組合せて、しかも画面の任意の部分
に対して適用することができるから、極めて表現力に富
むマンマシンインクフェースを提供することができる。
様を、選択あるいは組合せて、しかも画面の任意の部分
に対して適用することができるから、極めて表現力に富
むマンマシンインクフェースを提供することができる。
第１図は本発明の一実施例のブロックダイヤグラム、第
２図は第１図における修飾回路の構成の一例を示す論理
回路図、第３図は各種の表示修飾態様の模式図である。 １・・・表示画面メモｊハ２・・・表示制御回路、３・
・・表示部、４・・・修飾回路、５・・・修飾データ７
Ｊモリ、６・・・態様指示レジスタ。
２図は第１図における修飾回路の構成の一例を示す論理
回路図、第３図は各種の表示修飾態様の模式図である。 １・・・表示画面メモｊハ２・・・表示制御回路、３・
・・表示部、４・・・修飾回路、５・・・修飾データ７
Ｊモリ、６・・・態様指示レジスタ。
Claims (1)
- １、表示すべき画像の各部を規定する情報を保持する表
示画面メモリと、この表示画面メモリからの情報に基づ
いて画像を表示する表示手段と、前記画像の各部の表示
が修飾されるべきか否かを指示する情報を保持する修飾
データメモリと、複数の表示修飾態様の１つを選択的に
指示する指示手段と、この指示手段の指示及び前記修飾
データメモリからの情報に従って対応する画像部分の表
示を修飾する回路とを備えた表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59143310A JPS6123194A (ja) | 1984-07-12 | 1984-07-12 | 選択的表示修飾機構を備えた表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59143310A JPS6123194A (ja) | 1984-07-12 | 1984-07-12 | 選択的表示修飾機構を備えた表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6123194A true JPS6123194A (ja) | 1986-01-31 |
| JPH0379719B2 JPH0379719B2 (ja) | 1991-12-19 |
Family
ID=15335787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59143310A Granted JPS6123194A (ja) | 1984-07-12 | 1984-07-12 | 選択的表示修飾機構を備えた表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6123194A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63109496A (ja) * | 1986-10-27 | 1988-05-14 | ジーイー横河メディカルシステム株式会社 | 画像表示制御回路 |
| JPH0281589U (ja) * | 1988-12-12 | 1990-06-22 | ||
| JPH0564079A (ja) * | 1991-08-28 | 1993-03-12 | Rohm Co Ltd | 映像表示装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5492025A (en) * | 1977-12-29 | 1979-07-20 | Nec Corp | Letter pattern processing system |
| JPS5738491A (en) * | 1980-08-20 | 1982-03-03 | Hitachi Metals Ltd | Figure display output device |
| JPS5946683A (ja) * | 1982-09-10 | 1984-03-16 | 日本電信電話株式会社 | 画像情報処理装置 |
-
1984
- 1984-07-12 JP JP59143310A patent/JPS6123194A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5492025A (en) * | 1977-12-29 | 1979-07-20 | Nec Corp | Letter pattern processing system |
| JPS5738491A (en) * | 1980-08-20 | 1982-03-03 | Hitachi Metals Ltd | Figure display output device |
| JPS5946683A (ja) * | 1982-09-10 | 1984-03-16 | 日本電信電話株式会社 | 画像情報処理装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63109496A (ja) * | 1986-10-27 | 1988-05-14 | ジーイー横河メディカルシステム株式会社 | 画像表示制御回路 |
| JPH0281589U (ja) * | 1988-12-12 | 1990-06-22 | ||
| JPH0564079A (ja) * | 1991-08-28 | 1993-03-12 | Rohm Co Ltd | 映像表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0379719B2 (ja) | 1991-12-19 |
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