JPS6123340A - 論理配線設計用集積回路 - Google Patents
論理配線設計用集積回路Info
- Publication number
- JPS6123340A JPS6123340A JP59142347A JP14234784A JPS6123340A JP S6123340 A JPS6123340 A JP S6123340A JP 59142347 A JP59142347 A JP 59142347A JP 14234784 A JP14234784 A JP 14234784A JP S6123340 A JPS6123340 A JP S6123340A
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- JP
- Japan
- Prior art keywords
- wiring
- integrated circuit
- array
- logic
- external terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、論理配線設計用集積回路に関するもので、
例えば、超大規模半導体集積回路装置の配線経路を決定
するために使用される論理配線設計用の布線要素アレイ
に利用して有効な技術に関するものである。
例えば、超大規模半導体集積回路装置の配線経路を決定
するために使用される論理配線設計用の布線要素アレイ
に利用して有効な技術に関するものである。
例えば、特開昭５７−５６９４６号公頼、特開昭５８−
１５３号公報によって、マイクロプロセッサ機能を持っ
た布線要素をアレイ状に配置して論理配線の設計を行う
装置公知である。
１５３号公報によって、マイクロプロセッサ機能を持っ
た布線要素をアレイ状に配置して論理配線の設計を行う
装置公知である。
このような布線要素アレイを半導体集積回路化する場合
、次のような問題が生じる。半導体集積回路技術の進展
によって素子の微細化によって１つの半導体チップ中に
形成される布線要素の数は大きくできるものであるが、
外部端子数はボンディングやパンケージ技術等の制約に
よってそれほど大きく出来ない。したがって、超大規模
半導体集積回路装置のように膨大な配線設計を実現する
ためには、上記布線要素アレイが形成された多数の半導
体集積回路が必要になってしまうという問題が生じる。
、次のような問題が生じる。半導体集積回路技術の進展
によって素子の微細化によって１つの半導体チップ中に
形成される布線要素の数は大きくできるものであるが、
外部端子数はボンディングやパンケージ技術等の制約に
よってそれほど大きく出来ない。したがって、超大規模
半導体集積回路装置のように膨大な配線設計を実現する
ためには、上記布線要素アレイが形成された多数の半導
体集積回路が必要になってしまうという問題が生じる。
この発明の目的は、多数の布線要素を形成することので
きる論理布線設計用集積回路を提供することにある。
きる論理布線設計用集積回路を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細ＩＷの記述および添付図面から明らかになるで
あろう。
この明細ＩＷの記述および添付図面から明らかになるで
あろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、半導体集積回路に形成された布線要素アレイ
と外部端子とのデータ授受を時分割方式により行う入出
力回路を設けることによって、多数の布線要素を１つの
半導体集積回路内に設けるものである。
と外部端子とのデータ授受を時分割方式により行う入出
力回路を設けることによって、多数の布線要素を１つの
半導体集積回路内に設けるものである。
第１図には、この発明に係る論理布綿設計用集積回路の
一実施例のブロック図が示されている。
一実施例のブロック図が示されている。
同図の各回路ブロックは、特に制限されないが、公知の
半導体集積回路の製造技術によって、１っの牟結晶シリ
コンのような半導体基板上に形成される。
半導体集積回路の製造技術によって、１っの牟結晶シリ
コンのような半導体基板上に形成される。
布線要素ＣＥ Ｌは、マトリックス状に配置されて布線
要素アレイ （配線格子アレイ）を構成する。
要素アレイ （配線格子アレイ）を構成する。
この布線要素ＣＥＬは、特に制限されないが、第２図に
示されているようなマイクロプロセッサ機能を持った回
路により構成される。すなわち、この布線要素ＣＥＬは
、１ビツトの論理演算回路ＡＬＵが設けられる。この論
理演算回路Ａ Ｌ Ｕは、ＡレジスタＡＲとＢレジスタ
ＢＲに格納された被演算データをＡ演算レジスタＡとＢ
演算レジスタＢを介して受は取りその演算を行う、Ａレ
ジスタＡＲ及びＢレジスタＢＲは、数１０趙１ピッ１−
で構成されており、主として接続すべき座標情報、障害
物情報、迂回要求カウンタ、制御フラグ等が格納されて
い５０同じ半導体チップ内に形成され隣接した布線要素
の間では、データの送受が可能なように接続されるとと
もにデータの流れる方向はデータセレクタＳによって制
御される。バイパスゲートＧは、バイパスフラッグレジ
スタＢＦの制御のもとてセレクタＳを介して得られたデ
ータを隣接した布線要素に転送する。布線アレイ内の各
布線要素ＣＥＬは、図示しないホストコンピュータから
の命令によって動作するが、命令フラグレジスタＣＦは
、論理演算回路Ａ Ｌ Ｕの機能を凍結（ノン・オペレ
ーション）状態にした幻、特定の布線要素ＣＥＴ、に特
定命令を実行させたりするときに用いられる。
示されているようなマイクロプロセッサ機能を持った回
路により構成される。すなわち、この布線要素ＣＥＬは
、１ビツトの論理演算回路ＡＬＵが設けられる。この論
理演算回路Ａ Ｌ Ｕは、ＡレジスタＡＲとＢレジスタ
ＢＲに格納された被演算データをＡ演算レジスタＡとＢ
演算レジスタＢを介して受は取りその演算を行う、Ａレ
ジスタＡＲ及びＢレジスタＢＲは、数１０趙１ピッ１−
で構成されており、主として接続すべき座標情報、障害
物情報、迂回要求カウンタ、制御フラグ等が格納されて
い５０同じ半導体チップ内に形成され隣接した布線要素
の間では、データの送受が可能なように接続されるとと
もにデータの流れる方向はデータセレクタＳによって制
御される。バイパスゲートＧは、バイパスフラッグレジ
スタＢＦの制御のもとてセレクタＳを介して得られたデ
ータを隣接した布線要素に転送する。布線アレイ内の各
布線要素ＣＥＬは、図示しないホストコンピュータから
の命令によって動作するが、命令フラグレジスタＣＦは
、論理演算回路Ａ Ｌ Ｕの機能を凍結（ノン・オペレ
ーション）状態にした幻、特定の布線要素ＣＥＴ、に特
定命令を実行させたりするときに用いられる。
なお、同図の布線要素ＣＥＬにおいては、ホストコンピ
ュータから延長された。制、御線は省略してｔ苗かれて
いる。
ュータから延長された。制、御線は省略してｔ苗かれて
いる。
Ｌ記のような布線要素ＣＥＬがマトリックス状態に配置
されることによっつ布線アレイを構成するものであるが
、この布線アレイと外部端子との間には、マルチプレク
サＭＰＸがそれぞれ設けられる。このマルチプレクサＭ
Ｐ Ｘは、外部から供給されるタイミング信号φに従
って時分割方式で共通化された外部端子からのデータを
対応する布線要素ＣＥ Ｌに配分する。上記ター（ミン
グ信号φは、特に制限されないが、１マシンサ・「クル
をｎ等分して形成されたものである。このタイミング信
号φによって時系列的にデータの授受を行うため、マル
チプレクサＭＰＸには、特に制限されないが、リング状
態に接続されたｎ段のシフトレジスタを含んでいる。こ
のシフトレジスタは、上記タイミング信号φによって論
理“１”の順次シフトすることにより、１つの外部端子
とｎ個の布線要素との間を時系列的に接続させる選択信
号を形成するものである。すなわち、マルチプレクサＭ
ｐｘを構成する伝送ゲートＭＯ８ＦＥＴ（絶縁ゲート型
電界効果トランジスタ）から見れば、そのゲートに供給
される選択信号φ１〜φｎば、第３図に示すように、上
記論理“１″のシフト動作に従って形成されるものであ
るので、これらの選択信号φ１〜φｎに従って１つの布
線要素ＣＥＬと外部端子間が接続されてデータの送受が
行われるものである。
されることによっつ布線アレイを構成するものであるが
、この布線アレイと外部端子との間には、マルチプレク
サＭＰＸがそれぞれ設けられる。このマルチプレクサＭ
Ｐ Ｘは、外部から供給されるタイミング信号φに従
って時分割方式で共通化された外部端子からのデータを
対応する布線要素ＣＥ Ｌに配分する。上記ター（ミン
グ信号φは、特に制限されないが、１マシンサ・「クル
をｎ等分して形成されたものである。このタイミング信
号φによって時系列的にデータの授受を行うため、マル
チプレクサＭＰＸには、特に制限されないが、リング状
態に接続されたｎ段のシフトレジスタを含んでいる。こ
のシフトレジスタは、上記タイミング信号φによって論
理“１”の順次シフトすることにより、１つの外部端子
とｎ個の布線要素との間を時系列的に接続させる選択信
号を形成するものである。すなわち、マルチプレクサＭ
ｐｘを構成する伝送ゲートＭＯ８ＦＥＴ（絶縁ゲート型
電界効果トランジスタ）から見れば、そのゲートに供給
される選択信号φ１〜φｎば、第３図に示すように、上
記論理“１″のシフト動作に従って形成されるものであ
るので、これらの選択信号φ１〜φｎに従って１つの布
線要素ＣＥＬと外部端子間が接続されてデータの送受が
行われるものである。
なお、１つの半導体集積回路に形成された布線要素アレ
イの縦方向に７個、横方向にＸ個の布線要素ＣＥＬを設
けた場合、上記それぞれのマルチプレクサＭＰＸに接続
される列部端子数はＹ／ｎ個及びＸ ／ ｎ個にされる
。例えば、■マシンサイクルを４分割して時系列的にデ
ータの送受を行う場合、上記の論理布線設計用鍋積回路
のデータ授受のための外部端子数は合計で（Ｘ＋Ｙ）／
４個に低減できるものである。
イの縦方向に７個、横方向にＸ個の布線要素ＣＥＬを設
けた場合、上記それぞれのマルチプレクサＭＰＸに接続
される列部端子数はＹ／ｎ個及びＸ ／ ｎ個にされる
。例えば、■マシンサイクルを４分割して時系列的にデ
ータの送受を行う場合、上記の論理布線設計用鍋積回路
のデータ授受のための外部端子数は合計で（Ｘ＋Ｙ）／
４個に低減できるものである。
なお、このような論理配線設計用の布線アレイを用いた
布線経路の決定動作は、前記の文献によって公知である
ので、その説明を省略するものである。
布線経路の決定動作は、前記の文献によって公知である
ので、その説明を省略するものである。
（１）時分割方式によって布線要素アレイ７が構成され
た半導体簗積回路にデータの送受を行うことによって、
その必要な外部端子数を大幅に低減させることができる
。これによって、１つの集積回路における布線要素アレ
イに形成できる布線要素の数を大幅に増大させることが
できるという効果が得られる。
た半導体簗積回路にデータの送受を行うことによって、
その必要な外部端子数を大幅に低減させることができる
。これによって、１つの集積回路における布線要素アレ
イに形成できる布線要素の数を大幅に増大させることが
できるという効果が得られる。
（２）上記（１）によって超大規模半導体集積回路にお
ける論理配線設計に必要とされる膨大な布線要素が少な
い論理配線設計用集積回路の組み合わせにより構成でき
るという効果が得られる。
ける論理配線設計に必要とされる膨大な布線要素が少な
い論理配線設計用集積回路の組み合わせにより構成でき
るという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は」二記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、布線要素は
」二連のようなマイクロプロセッサ機能をもったもので
あれば何であってもよい。さらに、外部端子との時分割
方式によって複数の布線要素とのデータ授受を行わせる
入出力回路は、上記マルチプレクサの他、論理ゲート回
路を用いるものであってもよい。また、その選択信号は
、外部から供給されたタイミング信号を針数するカウン
タ回路のデコーダ回路により構成するもの等種々の実施
形態を採ることができるものである。
体的に説明したが、この発明は」二記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、布線要素は
」二連のようなマイクロプロセッサ機能をもったもので
あれば何であってもよい。さらに、外部端子との時分割
方式によって複数の布線要素とのデータ授受を行わせる
入出力回路は、上記マルチプレクサの他、論理ゲート回
路を用いるものであってもよい。また、その選択信号は
、外部から供給されたタイミング信号を針数するカウン
タ回路のデコーダ回路により構成するもの等種々の実施
形態を採ることができるものである。
この発明は、論理配線設計を行うための布線要素（配線
格子）アレイを具備する半導体集積回路装置に広く利用
できるものである。
格子）アレイを具備する半導体集積回路装置に広く利用
できるものである。
第１図は、この発明の一実施例を示すブロック図、
第２図は、その布線要素の一実施例を示すプロッタ図、
第３図は、第１図におりるマルチプレクサの動作を説明
するためのタイミング図である。 ＣＥＬ・・布線要素、ＭＰＸ・・マルチプレクサ（入出
力回路）、ＡＬＵ・・論理演算回路、ＡＲ・・Ａレジス
タ、ＢＲ・・Ｂレジスタ、Ａ・・Ａ演算レジスタ、Ｂ・
・Ｂ演算レジスタ、Ｓ・・データセレクタ、Ｇ・・バイ
パスゲート、ＣＦ・・命令フラグレジスタ、ＢＦ・・バ
イパスフラグレジスタ
するためのタイミング図である。 ＣＥＬ・・布線要素、ＭＰＸ・・マルチプレクサ（入出
力回路）、ＡＬＵ・・論理演算回路、ＡＲ・・Ａレジス
タ、ＢＲ・・Ｂレジスタ、Ａ・・Ａ演算レジスタ、Ｂ・
・Ｂ演算レジスタ、Ｓ・・データセレクタ、Ｇ・・バイ
パスゲート、ＣＦ・・命令フラグレジスタ、ＢＦ・・バ
イパスフラグレジスタ
Claims (1)
- 【特許請求の範囲】 １、マイクロプロセッサ機能を持った布線要素がマトリ
ックス状に配置された布線アレイと、上記布線アレイに
供給されるデータ及び布線アレイから送出されるデータ
が多重化される外部端子と、上記外部端子と上記布線ア
レイの布線要素との間を上記供給されるデータ及び出力
されるデータと同期させて時分割方式により接続する入
出力回路とを具備することを特徴とする論理配線設計用
集積回路。 ２、上記論理配線設計用集積回路は、複数の集積回路が
論理配線設計を行うべき半導体集積回路装置の布線要素
に従ってマトリックス状に接続されるものであることを
特徴とする特許請求の範囲第１項記載の論理布線設計用
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59142347A JPS6123340A (ja) | 1984-07-11 | 1984-07-11 | 論理配線設計用集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59142347A JPS6123340A (ja) | 1984-07-11 | 1984-07-11 | 論理配線設計用集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6123340A true JPS6123340A (ja) | 1986-01-31 |
Family
ID=15313249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59142347A Pending JPS6123340A (ja) | 1984-07-11 | 1984-07-11 | 論理配線設計用集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6123340A (ja) |
-
1984
- 1984-07-11 JP JP59142347A patent/JPS6123340A/ja active Pending
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