JPH04277652A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路に関し、
特に、多数の基本セルを組合せて構成される大規模機能
プロックを有する半導体集積回路に関する。

【０００２】

【従来の技術】近年、半導体集積回路は大規模化する傾
向にあり、これに伴ない、半導体集積回路を構成する機
能ブロック自体も大規模化されて、これらの大規模機能
ブロックを多数使用することにより、半導体集積回路を
構成することも多くなってきている。ここで、大規模機
能ブロックとは、ＣＰＵおよびＣＰＵ周辺回路等を含む
ブロックを意味しており、カウンタ、レジスタおよび演
算器等の機能ブロックより構成される。

【０００３】従来の半導体集積回路においては、複数個
の半導体集積回路により構成されるシステム等を、大規
模機能ブロックを用いて１個の半導体集積回路として構
成することにより、システム全体を小さくし、また、そ
れにより信頼性の向上が図られている。この種の半導体
集積回路を構成する機能ブロックとしては、信号遅延時
間等の電気的特性を一定に保持するために、大規模機能
ブロック内の配線を固定とする必要がある。このため、
大規模機能ブロックの形状は不変のままに保たれている
のが一般である。

【０００４】図３に示されるのは、従来の半導体集積回
路の一例における半導体チップのレイアウト図である。 図３に示されるように、半導体チップ３６上には、大規
模機能ブロック３０および３１が相互に重ならないよう
に配置されており、大規模機能ブロック３０には、カウ
ンタ３２およびレジスタ３３を含む機能ブロックと、関
連する配線１０１および１０２が配置され、また、大規
模機能ブロック３１には、演算器３４およびレジスタ３
５を含む機能ブロックと、関連する配線１０３および１
０４が配置されている。

【０００５】

【発明が解決しようとする課題】上述した従来の半導体
集積回路においては、大規模機能ブロックは、電気的特
性を一定に保持するため、大規模機能ブロック内の配線
を固定化する必要がある。このため、大規模機能ブロッ
クの形状を変化させることが困難であり、従って、複数
の大規模機能ブロックを使用して半導体集積回路を構成
する場合には、大規模機能ブロックを相互に重ならない
ように配置することが条件となるため、半導体おチップ
上に無駄な領域が生じ、半導体チップの面積を拡大化さ
せるとともに、半導体チップの大型化に伴ない、大規模
ブロック間の配線長も長くなり、信号の遅延時間が大き
くなるという欠点がある。

【０００６】また、大規模機能ブロックで形状を変えよ
うとすると、大規模機能ブロック内の配線も変化するた
め、信号遅延時間等の電気的特性がレイアウトに依存し
て変化することになり、このために、レイアウトの前工
程の回路設計の段階において、大規模機能ブロックの電
気的特性のバラツキを考慮した分、マージンを余分にと
らなくてはならないという欠点がある。

【０００７】

【課題を解決するための手段】本発明の半導体集積回路
は、複数の基本セルを組合わせて構成される大規模機能
ブロックを有する半導体集積回路において、前記大規模
機能ブロックの内の少なくとも１個の大規模機能ブロッ
クの構成要素として、相互に関連する独立機能を持ち、
相互間の信号授受のための接続端子群を介して並列接続
される複数の機能ブロックを備えて構成される。

【０００８】

【実施例】次に、本発明について図面を参照して説明す
る。

【０００９】図１（ａ）は、本発明の第１の実施例にお
ける大規模機能ブロックの配線図であり、図１（ｂ）は
、本実施例における大規模機能ブロックのレイアウト図
である。図１（ａ）に示されるように、本実施例におけ
る大規模機能ブロックには、機能ブロックとしてのカウ
ンタ１６を含む機能ブロック１１と、機能ブロックとし
てのレジスタ１７を含む機能ブロック１２と、並列接続
された接続端子群１３〜１５とが備えられており、機能
ブロック１１および１２は縦に配列され、接続端子群１
３において相互に接続されて、大規模機能ブロッグが構
成されている。

【００１０】図１（ａ）に示される大規模機能ブロック
を、半導体チップ上に配置した例が図１（ｂ）に示され
るレイアウト図である。図１（ｂ）において、半導体チ
ップ２０上には大規模機能ブロック１８および１９が配
置され、更に、残りのスペーズには、機能ブロック１１
および１２が有効に配置されている。

【００１１】また、図２（ａ）は、本発明の第２の実施
例における大規模機能ブロックの配線図であり、図２（
ｂ）は、本実施例における大規模機能ブロックのレイア
ウト図である。図２（ａ）に示されるように、本実施例
における大規模機能ブロックには、機能ブロックとして
のカウンタ２６を含む機能ブロック２１と、機能ブロッ
クとしてのレジスタ２７を含む機能ブロック２２と、並
列接続された接続端子群２３〜２５とが備えられており
、機能ブロック２１および２２は横に配列され、接続端
子群２３において相互に接続されて、大規模機能ブロッ
グが構成されている。本実施例は、上述のように、機能
ブロック２１および２２を横に配列した場合の構成例に
対応する配線図であり、前述の第１の実施例における大
規模機能ブロックの場合と、機能ならびに電気的特性に
ついては一致し、形状だけが異なる状態となる。図２（
ｂ）のレイオウト図より明らかなように、半導体チップ
２９上には大規模機能ブロック２８が配置され、更に、
残りのスペーズには、機能ブロック２１および２２が有
効に配置されている。

【００１２】このように、大規模機能ブロックの形状を
適当に変えることにより、半導体チップ上における無駄
の領域を排除し、半導体チップ面積をより小さくするこ
とができる。

【００１３】なお、上記の説明においては、大規模機能
ブロックが２個の機能ブロックにより構成され、また、
接続端子群の組数についても特定の例につき説明を行っ
ているが、本発明ほ、これらの条件に限定されるもので
はなく、機能ブロック数ならびに接続端子群の組数に関
係なく、有効に適用されることは云うまでもない。

【００１４】

【発明の効果】以上説明したように、本発明は、大規模
機能ブロックを、接続端子群の位置を変えて並列接続さ
れた複数組の機能ブロックにより構成することにより、
所定の機能ならびに電気的特性を保持しつつ、半導体チ
ップ上における大規模機能ブロックの配置を最適な位置
関係に設定することが可能となり、半導体チップの面積
を小型化することができるとともに、小型化に伴ない、
大型機能ブロック間の配線の長さも短くなり、信号遅延
時間もより短縮されるという効果がある。

【００１５】また、半導体チップの回路設計時に、大規
模機能ブロックの電気的特性を正確に把握することがで
きるため、余分のマージンを見込む必要がなく、回路設
計の自由度が大きくなるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例における大規模機能ブロ
ックの配線図ならびにレイアウト図である。

【図２】本発明の第２の実施例における大規模機能ブロ
ックの配線図ならびにレイアウト図である。

【図３】従来例における大規模機能ブロックのレイアウ
ト図である。

【符号の説明】

１１，１２，２１，２２　　　　機能ブロック１３〜１
５，２３〜２５　　　　接続端子群１６，２６，３２　
　　　カウンタ １７，２７，３３，３５　　　　レジスタ１８，１９，
２８，３０，３１　　　　大規模機能ブロック２０，２
９，３６　　　　半導体チップ３４　　演算器

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　複数の基本セルを組合わせて構成され
   る大規模機能ブロックを有する半導体集積回路において
   、前記大規模機能ブロックの内の少なくとも１個の大規
   模機能ブロックの構成要素として、相互に関連する独立
   機能を持ち、相互間の信号授受のための接続端子群を介
   して並列接続される複数の機能ブロックの備えることを
   特徴とする半導体集積回路。