JPS61234076A - 薄膜トランジスタアレイの製造方法 - Google Patents
薄膜トランジスタアレイの製造方法Info
- Publication number
- JPS61234076A JPS61234076A JP60074186A JP7418685A JPS61234076A JP S61234076 A JPS61234076 A JP S61234076A JP 60074186 A JP60074186 A JP 60074186A JP 7418685 A JP7418685 A JP 7418685A JP S61234076 A JPS61234076 A JP S61234076A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- electrode
- gate
- amorphous semiconductor
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6731—Top-gate only TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
- H10D30/6746—Amorphous silicon
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、液晶マトリックスドツトディスプレイの各表
示画素の表示スイッチに使用する薄膜トランジスタ（以
下ＴＰＴと略す）アレイの製造方法に関するものである
。
示画素の表示スイッチに使用する薄膜トランジスタ（以
下ＴＰＴと略す）アレイの製造方法に関するものである
。
（従来の技術）
近年、ＴＦＴアレイは、薄型ポータプルテレビジョンを
液晶により作成するため、表示品位の向上を目的として
、非晶質半導体層または多結晶半導体を利用して開発さ
れている。
液晶により作成するため、表示品位の向上を目的として
、非晶質半導体層または多結晶半導体を利用して開発さ
れている。
第９図および第１Ｏ図は従来のＴＦ、Ｔアレイの一絵素
の断面図である。同図において、２１は絶縁基板、２２
は非晶質半導体層、２３はゲート絶縁体層、２４はソー
ス電極、２５はドレイン電極、２６はゲート電極、２７
は絵素電極である。
の断面図である。同図において、２１は絶縁基板、２２
は非晶質半導体層、２３はゲート絶縁体層、２４はソー
ス電極、２５はドレイン電極、２６はゲート電極、２７
は絵素電極である。
従来のＴＦＴアレイの電極形成工程において。
ゲート電極と、ソース、ドレイン電極を形成する際、同
一工程でなく、別々の工程で行ない、その工程の間に薄
膜を形成する工程が入っていた。
一工程でなく、別々の工程で行ない、その工程の間に薄
膜を形成する工程が入っていた。
（発明が解決しようとする問題点）
上記の構成においては、ソース電極２４、ドレイン電極
２５とゲート電極２６が非晶質半導体層２２とゲート絶
縁体層２３とを隔てて縦方向に重なっているため、非晶
質半導体層２２．ゲート絶縁体層２３のピンホール等に
よりゲート電極２６に電圧を印加したときに、ソース電
極２４、ドレイン電極２５へ電流が流れてしまいゲート
リークの現象が生じやすい。
２５とゲート電極２６が非晶質半導体層２２とゲート絶
縁体層２３とを隔てて縦方向に重なっているため、非晶
質半導体層２２．ゲート絶縁体層２３のピンホール等に
よりゲート電極２６に電圧を印加したときに、ソース電
極２４、ドレイン電極２５へ電流が流れてしまいゲート
リークの現象が生じやすい。
さらに、電極の重なりのためゲート電極２６に余分な浮
遊容量が、第１１図に示すようにゲート電極２６に付随
することになる。そのため液晶マトリックス表示デバイ
ス等に使用する場合、液晶表示画素２８に入力されてい
る信号が、パルス的に印加されるゲート電圧が浮遊容量
２９を通して、悪影響を受けてしまう欠点を有していた
。
遊容量が、第１１図に示すようにゲート電極２６に付随
することになる。そのため液晶マトリックス表示デバイ
ス等に使用する場合、液晶表示画素２８に入力されてい
る信号が、パルス的に印加されるゲート電圧が浮遊容量
２９を通して、悪影響を受けてしまう欠点を有していた
。
本発明の目的は、従来の欠点を解消し、ゲートリークお
よびゲート電極に付随する浮遊容量を減少するＴＦＴア
レイの製造方法を提供することである。
よびゲート電極に付随する浮遊容量を減少するＴＦＴア
レイの製造方法を提供することである。
（問題点を解決するための手段）
本発明のＴＦＴアレイの製造方法は、ＴＰＴ素子部のソ
ース、ドレイン電極とゲート電極とを、同一形状のｎ０
非晶質半導体層と第１金属部の積層を同一工程で形成し
、さらにその上に異なる形状で構成する第２金属部も同
一工程で形成するものである。
ース、ドレイン電極とゲート電極とを、同一形状のｎ０
非晶質半導体層と第１金属部の積層を同一工程で形成し
、さらにその上に異なる形状で構成する第２金属部も同
一工程で形成するものである。
また、ソース、ドレイン電極とゲート電極に使用する第
１金属部と、ゲート絶縁体層に使用する目的の絶縁体層
をマスクにして、機能部分の非晶質半導体層の島化を行
ない、同時に所定の位置に形成されている絶縁体層をマ
スクにして、クロスオーバー部分の非晶質半導体層の島
化を行なうものである。
１金属部と、ゲート絶縁体層に使用する目的の絶縁体層
をマスクにして、機能部分の非晶質半導体層の島化を行
ない、同時に所定の位置に形成されている絶縁体層をマ
スクにして、クロスオーバー部分の非晶質半導体層の島
化を行なうものである。
さらに、ソース、ドレイン電極と、ゲート電極の一部に
使用するｎ０半導体層の形成に際し、第１金属部をマス
クにすると同時に、島化したゲート絶縁体層の段差を利
用してｎ０半導体層の不要部をエツチング除去するもの
である。
使用するｎ０半導体層の形成に際し、第１金属部をマス
クにすると同時に、島化したゲート絶縁体層の段差を利
用してｎ０半導体層の不要部をエツチング除去するもの
である。
（作 用）
本発明により、ＴＰＴ部分のソース、ドレイン電極とゲ
ート電極との間に非晶質シリコンと絶縁体層の薄膜が縦
方向に存在しないため、ゲートリークも浮遊容量も軽減
することができる。
ート電極との間に非晶質シリコンと絶縁体層の薄膜が縦
方向に存在しないため、ゲートリークも浮遊容量も軽減
することができる。
（実施例）
本発明の一実施例を第１図ないし第８図に基づいて説明
する。第１図は本発明のＴＦＴアレイの断面図であり、
第２図は同ＴＦＴアレイの平面図の一部である。
する。第１図は本発明のＴＦＴアレイの断面図であり、
第２図は同ＴＦＴアレイの平面図の一部である。
第１図において、１は絶縁基板、２は非晶質半導体層、
３は絶縁体層、４はｎ０半導体層、５は第１金属部、６
はソース電極、６′はドレイン電極、７はゲート電極、
８は接触電極であり、９は絵素電極である。
３は絶縁体層、４はｎ０半導体層、５は第１金属部、６
はソース電極、６′はドレイン電極、７はゲート電極、
８は接触電極であり、９は絵素電極である。
第２図において、１０はバスバー電極であり、１１はク
ロスオーバー部である。
ロスオーバー部である。
第１図および第２図に示すＴＦＴアレイの作成工程を（
１）ないしく７）に順次説明する。
１）ないしく７）に順次説明する。
（１） 第３図（ａ）および（ｂ）は、第１工程を示
す断面図および平面図である。同図において絶縁基板１
上に、絵素電極９およびマトリックスアレイ形成用のパ
スバー電極ｌＯを形成する。
す断面図および平面図である。同図において絶縁基板１
上に、絵素電極９およびマトリックスアレイ形成用のパ
スバー電極ｌＯを形成する。
（２）第４図は、第２工程を示す断面図である。
同図において、非晶質半導体層２、およびゲート絶縁体
層３をプラズマＣＶＤ法により、第３図で得られた基板
上に成膜する。
層３をプラズマＣＶＤ法により、第３図で得られた基板
上に成膜する。
（３）第５図（ａ）および（ｂ）は、第３工程を示す断
面図および平面図である。同図において、ゲート絶縁体
層３を、クロスオーバー部１１、およびＴＦＴ機能部１
２に所定の形状でパターニングする。
面図および平面図である。同図において、ゲート絶縁体
層３を、クロスオーバー部１１、およびＴＦＴ機能部１
２に所定の形状でパターニングする。
（４）第６図は第４工程を示す断面図である。
同図において、ｎ０半導体層４をプラズマＣＶＤ法で上
記基板上全面に作成し、さらに、ｎ＋半導体層４の上面
全面に第１金属部５を蒸着等で作成する。この場合、ゲ
ート絶縁体層３の表面と他の部分の００半導体層は第６
図の４８のように連絡されている。
記基板上全面に作成し、さらに、ｎ＋半導体層４の上面
全面に第１金属部５を蒸着等で作成する。この場合、ゲ
ート絶縁体層３の表面と他の部分の００半導体層は第６
図の４８のように連絡されている。
（５）第７図（ａ）および（ｂ）は第５工程を示す断面
図および平面図である。同図に示すように、第１金属部
５をソース電極６、ドレイン電極６′とゲート電極７全
体にレジスト１３をかけてバターニング形成する。
図および平面図である。同図に示すように、第１金属部
５をソース電極６、ドレイン電極６′とゲート電極７全
体にレジスト１３をかけてバターニング形成する。
（６）第８図（ａ）および（ｂ）は、第６エ程を示す断
面図および平面図である。上記のようにバターニングし
た第１金属部５をマスクにしてｎ０半導体層４を、また
上記バターニングされたゲート絶縁体層３をマスクにし
て非晶質半導体層２と、ゲート絶縁体層３の側面に薄く
形成されたｎ０半導体層４ａをエツチング除去し、ＴＦ
Ｔ部、クロスオーバー部１１およびソース電極６．ドレ
イン電極６′、ゲート電極７（これらを第２金属部とい
う）を同時に作成する。
面図および平面図である。上記のようにバターニングし
た第１金属部５をマスクにしてｎ０半導体層４を、また
上記バターニングされたゲート絶縁体層３をマスクにし
て非晶質半導体層２と、ゲート絶縁体層３の側面に薄く
形成されたｎ０半導体層４ａをエツチング除去し、ＴＦ
Ｔ部、クロスオーバー部１１およびソース電極６．ドレ
イン電極６′、ゲート電極７（これらを第２金属部とい
う）を同時に作成する。
（７）第７エ程は、上記基板で作成されたＴＦＴアレイ
をマトリックスアレイにするため、第１金属部５をバタ
ーニングして、第１図（ａ）および（ｂ）に示すように
形成して完成する。
をマトリックスアレイにするため、第１金属部５をバタ
ーニングして、第１図（ａ）および（ｂ）に示すように
形成して完成する。
（発明の効果）
本発明によれば、ＴＦＴ部のソース電極、ドレイン電極
とゲート電極を同時に形成することにより、電極間に縦
方向に薄膜が存在しないため、ゲートリークおよび浮遊
容量を軽減することができる効果がある。
とゲート電極を同時に形成することにより、電極間に縦
方向に薄膜が存在しないため、ゲートリークおよび浮遊
容量を軽減することができる効果がある。
第１図は本発明の一実施例によるＴＦＴアレイの断面図
、第２図は同平面図、第３図ないし第８図は同ＴＦＴア
レイの製造工程図、第９図および第１Ｏ図は従来のＴＦ
Ｔアレイの断面図、第１１図は液晶マトリックスディス
プレイの等価回路の一部である。 、２１・・・絶縁基板、 ２，２２・・・非晶質半導体
層、 ３，２３・・・ゲート絶縁体層、 ４・・・ｎ９
半導体層、 ５・・・第１金属部、 ６゜２４・・・ソ
ース電極、 ６’、２５・・・ ドレイン電極。 ７・・・ゲート電極、 ８・・・接触電極、 ９゜２７
・・・絵素電極、１０・・・バスバー電極、１１・・・
クロスオーバー部、１２・・・ＴＦＴ機能部、１３・・
・ レジスト。 特許出願人 松下電器産業株式会社 第１図 第２図 第３図 （ａ） （ｂ） 第４図 （ｂ） 第６図 第７図 （ａ） ｂ”°尤１ｆＡ９ １３−・Ｌ蒐１・ 第８図 （ａ） 第９図 第１０図 ±１１図 四−−−４避善！
、第２図は同平面図、第３図ないし第８図は同ＴＦＴア
レイの製造工程図、第９図および第１Ｏ図は従来のＴＦ
Ｔアレイの断面図、第１１図は液晶マトリックスディス
プレイの等価回路の一部である。 、２１・・・絶縁基板、 ２，２２・・・非晶質半導体
層、 ３，２３・・・ゲート絶縁体層、 ４・・・ｎ９
半導体層、 ５・・・第１金属部、 ６゜２４・・・ソ
ース電極、 ６’、２５・・・ ドレイン電極。 ７・・・ゲート電極、 ８・・・接触電極、 ９゜２７
・・・絵素電極、１０・・・バスバー電極、１１・・・
クロスオーバー部、１２・・・ＴＦＴ機能部、１３・・
・ レジスト。 特許出願人 松下電器産業株式会社 第１図 第２図 第３図 （ａ） （ｂ） 第４図 （ｂ） 第６図 第７図 （ａ） ｂ”°尤１ｆＡ９ １３−・Ｌ蒐１・ 第８図 （ａ） 第９図 第１０図 ±１１図 四−−−４避善！
Claims (3)
- （１）ソース、ドレイン電極とゲート電極とを、同一形
状のｎ＾＋非晶質半導体層と第１金属部の積層によって
同一の工程で形成し、さらにその上に異なる形状で構成
する第２金属部も同一の工程で作成することを特徴とす
る薄膜トランジスタアレイの製造方法。 - （２）ソース、ドレイン電極とゲート電極に使用する第
１金属部と、ゲート絶縁体層に使用する目的の絶縁体層
をマスクにして、機能部分の非晶質半導体層の島化を行
ない、同時に所定の位置に形成されている絶縁体層をマ
スクにして、クロスオーバー部分の非晶質半導体層の島
化を行なうことを特徴とする特許請求の範囲第（１）項
記載の薄膜トランジスタアレイの製造方法。 - （３）ソース、ドレイン電極とゲート電極の一部に使用
するｎ＾＋非晶質半導体層の形成に際し、前記第１金属
部をマスクにすると同時に、島化したゲート絶縁体層の
段差を利用してｎ＾＋非晶質半導体層不要部をエッチン
グ除去することを特徴とする特許請求の範囲第（２）項
記載の薄膜トランジスタアレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074186A JPH0682682B2 (ja) | 1985-04-10 | 1985-04-10 | 薄膜トランジスタアレイの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074186A JPH0682682B2 (ja) | 1985-04-10 | 1985-04-10 | 薄膜トランジスタアレイの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61234076A true JPS61234076A (ja) | 1986-10-18 |
| JPH0682682B2 JPH0682682B2 (ja) | 1994-10-19 |
Family
ID=13539886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60074186A Expired - Fee Related JPH0682682B2 (ja) | 1985-04-10 | 1985-04-10 | 薄膜トランジスタアレイの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682682B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5013080A (en) * | 1987-02-17 | 1991-05-07 | Fiat Auto S.P.A. | Device for compensating for slewing induced in a moving motor vehicle by gusts of cross-wind |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61136272A (ja) * | 1984-12-07 | 1986-06-24 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
-
1985
- 1985-04-10 JP JP60074186A patent/JPH0682682B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61136272A (ja) * | 1984-12-07 | 1986-06-24 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5013080A (en) * | 1987-02-17 | 1991-05-07 | Fiat Auto S.P.A. | Device for compensating for slewing induced in a moving motor vehicle by gusts of cross-wind |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0682682B2 (ja) | 1994-10-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100231936B1 (ko) | 박막트랜지스터 및 그의 제조방법 | |
| JPS59208783A (ja) | 薄膜トランジスタ | |
| JPH02260661A (ja) | アクティブマトリックス液晶表示素子用薄膜トランジスタ | |
| JPH03274029A (ja) | アクティブマトリクス型表示装置の薄膜トランジスタアレイ及びその製造方法 | |
| JPH0580650B2 (ja) | ||
| JPH1048664A (ja) | 液晶表示装置及びその製造方法 | |
| JPH1022508A (ja) | 薄膜トランジスタの製造方法 | |
| JPH07122718B2 (ja) | 液晶表示装置 | |
| JPH03249735A (ja) | 薄膜トランジスタの製造方法 | |
| JPS60261174A (ja) | マトリツクスアレ− | |
| JPH02170135A (ja) | 薄膜電界効果型トランジスタ素子アレイ | |
| JPS62235784A (ja) | 薄膜トランジスタの製造方法 | |
| JPS61234076A (ja) | 薄膜トランジスタアレイの製造方法 | |
| KR19990075407A (ko) | 박막 트랜지스터 기판의 제조 방법 | |
| JPS61224359A (ja) | 薄膜トランジスタアレイの製造法 | |
| JPS6178166A (ja) | 薄膜トランジスタ−アレ−とその製造方法 | |
| KR100663288B1 (ko) | 박막 트랜지스터 액정표시장치의 제조방법 | |
| JP2862737B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPS6050963A (ja) | 薄膜トランジスタの製造方法 | |
| JP2656555B2 (ja) | 薄膜トランジスタならびにそれを用いたアクティブマトリクス回路基板と画像表示装置 | |
| JPH01227127A (ja) | 薄膜トランジスタアレイ | |
| JPH04154128A (ja) | 高耐圧アモルファスシリコン薄膜トランジスタ | |
| JPS60242674A (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR100372303B1 (ko) | 액정디스플레이패널및그제조방법 | |
| US5710053A (en) | Method for manufacturing thin film transistor for a liquid crystal display |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |