JPS61234541A - トランジスタアレイの検査方法 - Google Patents
トランジスタアレイの検査方法Info
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- JPS61234541A JPS61234541A JP60075282A JP7528285A JPS61234541A JP S61234541 A JPS61234541 A JP S61234541A JP 60075282 A JP60075282 A JP 60075282A JP 7528285 A JP7528285 A JP 7528285A JP S61234541 A JPS61234541 A JP S61234541A
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- capacitor
- insulating layer
- transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
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- Liquid Crystal (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Memories (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はトランジスタアレイの検査方法に係り、特に複
数個のトランジスタが同一基板上に配列されたトランジ
スタアレイを容易に且つ高速に検査する方法に関する。
数個のトランジスタが同一基板上に配列されたトランジ
スタアレイを容易に且つ高速に検査する方法に関する。
本発明によるトランジスタアレイの検査方法は、たとえ
ば液晶表示素子又は液晶シャッタアレイ、ラインセンサ
、サーマルヘッド等に用いられる薄膜トランジスタ（以
下丁ＦＴと記す、）アレイの性能検査等に適用される。
ば液晶表示素子又は液晶シャッタアレイ、ラインセンサ
、サーマルヘッド等に用いられる薄膜トランジスタ（以
下丁ＦＴと記す、）アレイの性能検査等に適用される。
［従来技術］
ＴＦＴアレイを検査する方法としては、従来、次に示す
三つの検査方法が主に用いられていた。
三つの検査方法が主に用いられていた。
（ａ） ＴＦＴアレイを駆動手段として用いる装置（
たとえば、液晶表示装置等）の場合、この装置自体を完
成させた後、ＴＦＴアレイと接続して動作させるこよに
より、ＴＦＴアレイの性能検査を行う。
たとえば、液晶表示装置等）の場合、この装置自体を完
成させた後、ＴＦＴアレイと接続して動作させるこよに
より、ＴＦＴアレイの性能検査を行う。
（ｂ） ＴＦＴアレイの製造工程において、保護用絶
縁層を形成する前に、プローブ等を用いて各ＴＰＴの動
作を直接チェックする。
縁層を形成する前に、プローブ等を用いて各ＴＰＴの動
作を直接チェックする。
（ｃ） 実際に使用するＴＦＴアレイと同一基板に、
又はその近傍に、テスト用のＴＦＴ又はＴＦＴアし・イ
を設け、このテスト用↑ＦＴの動作をチェックすること
で、実際のＴＦＴアレイの性能を推定する。
又はその近傍に、テスト用のＴＦＴ又はＴＦＴアし・イ
を設け、このテスト用↑ＦＴの動作をチェックすること
で、実際のＴＦＴアレイの性能を推定する。
［発明が解決しようとする問題点］
しかしながら、上記従来の検査方法は次のような問題点
を有していた。
を有していた。
（ａ）に示した方法では、たとえば液晶表示装置をＴＦ
Ｔアレイで駆動させることでＴＦＴアレイの検査を行う
ために、液晶表示のある箇所の不良がＴＦＴに起因する
のか、その液晶セルに起因するのかを判定することがで
きない、さらに、この検査方法では、ＴＦＴアレイと液
晶セルの形成工程が終了しなければ、ＴＦＴアレイの検
査を実行することができないために、ＴＦＴアレイ形成
工程の後に形成される液晶セルの歩留りが良くない場合
には、ＴＦＴアレイが形成された段階で検査を行う方法
に比べて、結果的に液晶表示装置の歩留りが非常に低下
する。
Ｔアレイで駆動させることでＴＦＴアレイの検査を行う
ために、液晶表示のある箇所の不良がＴＦＴに起因する
のか、その液晶セルに起因するのかを判定することがで
きない、さらに、この検査方法では、ＴＦＴアレイと液
晶セルの形成工程が終了しなければ、ＴＦＴアレイの検
査を実行することができないために、ＴＦＴアレイ形成
工程の後に形成される液晶セルの歩留りが良くない場合
には、ＴＦＴアレイが形成された段階で検査を行う方法
に比べて、結果的に液晶表示装置の歩留りが非常に低下
する。
（ｂ）に示した方法では、保護用絶縁層のない状態でＴ
ＦＴアレイが検査されるために、 ＴＰＴを劣化させて
しまう可能性がある。さらに、検査用のプローブを各Ｔ
ＰＴごとに、又は複数個ごとに、順次接続して検査を遂
行する必要があるために、ＴＰＴの個数が多い程検査に
要する時間が増大する。
ＦＴアレイが検査されるために、 ＴＰＴを劣化させて
しまう可能性がある。さらに、検査用のプローブを各Ｔ
ＰＴごとに、又は複数個ごとに、順次接続して検査を遂
行する必要があるために、ＴＰＴの個数が多い程検査に
要する時間が増大する。
（Ｃ）に示した方法では、少数のテスト用のＴＰＴの性
能からＴＦＴアレイの性能を推定するために、確実な検
査をすることができない。
能からＴＦＴアレイの性能を推定するために、確実な検
査をすることができない。
［発明の概要］
本発明は上記問題点を解決しようとするものであり、本
発明によるトランジスタアレイの検査方法は、複数個の
トランジスタが同一基板上に配列されたトランジスタア
レイを検査する方法において、 前記トランジスタアレイ上又は下に絶縁層を介して面電
極を形成し、該面電極と前記各トランジスタの一方の主
電極とによって構成されるキャパシタを介して前記各ト
ランジスタの性能をチェックすることを特徴とする。
発明によるトランジスタアレイの検査方法は、複数個の
トランジスタが同一基板上に配列されたトランジスタア
レイを検査する方法において、 前記トランジスタアレイ上又は下に絶縁層を介して面電
極を形成し、該面電極と前記各トランジスタの一方の主
電極とによって構成されるキャパシタを介して前記各ト
ランジスタの性能をチェックすることを特徴とする。
［実施例］
以下、本発明の実施例を図面を用いて詳細に説明する。
第１図は、本発明による検査方法の一実施例が適用され
るアクティブ型液晶表示素子のＴＰＴの概略的断面図で
ある。ただし、ここでは、上記液晶表示素子の製造工程
においてＴＰＴの形成が終了した段階を示している。
るアクティブ型液晶表示素子のＴＰＴの概略的断面図で
ある。ただし、ここでは、上記液晶表示素子の製造工程
においてＴＰＴの形成が終了した段階を示している。
同図において、ガラス又はプラスチック等の材料から成
る基板！上に、ゲート電極２が形成され、さらに絶縁層
３を介して半導体層４が形成されている。半導体層４に
はオーミック・コンタクトをとるためのドーピング層５
および５′が形成され、各ドーピング層と接触して二つ
の主電極（ここでは、ソース電極６およびドレイン電極
７）が蒸着されている。
る基板！上に、ゲート電極２が形成され、さらに絶縁層
３を介して半導体層４が形成されている。半導体層４に
はオーミック・コンタクトをとるためのドーピング層５
および５′が形成され、各ドーピング層と接触して二つ
の主電極（ここでは、ソース電極６およびドレイン電極
７）が蒸着されている。
ドレイン電極７は基板！上に形成された画素電極８と接
続され、画素電極８は電気的にオープン状態にされてい
る０画素電極８上には、絶縁層３および半導体層４を保
護するための絶縁層８を挟んで面電極１０が形成されて
いる０面電極１０の材料としては、ＡＩ、 Ｃｒ、 Ｎ
ｏ、 Ｗ 、 Ｔａ、 ＮｉＣｒ、 Ａｕ、 Ｐｔ等の
金属、又はＩＴＯ、５ｎ０２等の導電性酸化膜等である
。
続され、画素電極８は電気的にオープン状態にされてい
る０画素電極８上には、絶縁層３および半導体層４を保
護するための絶縁層８を挟んで面電極１０が形成されて
いる０面電極１０の材料としては、ＡＩ、 Ｃｒ、 Ｎ
ｏ、 Ｗ 、 Ｔａ、 ＮｉＣｒ、 Ａｕ、 Ｐｔ等の
金属、又はＩＴＯ、５ｎ０２等の導電性酸化膜等である
。
上記ゲート電極２、ゲート絶縁膜としての絶縁層３、半
導体層４、ソース電極８およびドレイン電極７によって
ＴＰＴが構成され、画素電極８、面電極１０、絶縁層３
および８によってキャパシタが構成されている。
導体層４、ソース電極８およびドレイン電極７によって
ＴＰＴが構成され、画素電極８、面電極１０、絶縁層３
および８によってキャパシタが構成されている。
第２図は、第１図に示すＴＰＴがマトリクス状に配列さ
れた液晶表示素子の画素電極部の斜視図である。後述す
るように、各↑ＦＴのゲート電極２は行ごとにラインＬ
ａ、 Ｌｂ、 ・・・に共通接続され、ソース電極６は
列ごとにラインＶａ、Ｖｂ、・・・に共通接続されてい
る。
れた液晶表示素子の画素電極部の斜視図である。後述す
るように、各↑ＦＴのゲート電極２は行ごとにラインＬ
ａ、 Ｌｂ、 ・・・に共通接続され、ソース電極６は
列ごとにラインＶａ、Ｖｂ、・・・に共通接続されてい
る。
第３図（Ａ）〜（Ｄ）は、それぞれＴＦＴを通して流れ
るキャパシタの充放電電流を測定するための基本的検査
回路図である。ただし、各図において、素子ＳはＴＰＴ
およびキャパシタＣによって構成され、キャパシタＣは
、上述したようにＴＰＴの一方の主電極に接続された画
素電極８と面電極１０とによって構成される。
るキャパシタの充放電電流を測定するための基本的検査
回路図である。ただし、各図において、素子ＳはＴＰＴ
およびキャパシタＣによって構成され、キャパシタＣは
、上述したようにＴＰＴの一方の主電極に接続された画
素電極８と面電極１０とによって構成される。
第３図（Ａ）において、面電極１０はキャパシタＣ１を
介して接地され、ＴＰＴのオン・オフ動作によってキャ
パシタＣおよびＣ１が充放電される。
介して接地され、ＴＰＴのオン・オフ動作によってキャ
パシタＣおよびＣ１が充放電される。
、それによって生じるキャパシタＣ１の両端の電位差を
電圧ホロワのオペアンプ１１によって検出することで、
ＴＦＴに流れる電流を測定することができ、ＴＦＴの良
不良を判定することができる。
電圧ホロワのオペアンプ１１によって検出することで、
ＴＦＴに流れる電流を測定することができ、ＴＦＴの良
不良を判定することができる。
同様に、第３図（Ｂ）において、面電極ｌＯは抵抗Ｒ，
を介して接地され、抵抗Ｒ１の両端の電位差を検出する
ことで、ＴＦＴに流れる電流を測定することができる。
を介して接地され、抵抗Ｒ１の両端の電位差を検出する
ことで、ＴＦＴに流れる電流を測定することができる。
第３図（Ｃ）において、面電極１０は、オペアンプ１１
とキャパシタＣ２とによって構成される積分回路に接続
され、キャパシタＣに充電される電荷量が積分回路の出
力として得られる。
とキャパシタＣ２とによって構成される積分回路に接続
され、キャパシタＣに充電される電荷量が積分回路の出
力として得られる。
第３図（Ｄ）において、面電極ｌＯは、オペアンプ１１
および抵抗Ｒ２とによって構成される電流増幅回路に接
続され、キャパシタＣに流れる充放電電流が測定される
。
および抵抗Ｒ２とによって構成される電流増幅回路に接
続され、キャパシタＣに流れる充放電電流が測定される
。
以上のような回路を用い、キャパシタＣの充放電電流を
測定することでＴＰＴの性能を容易にチェックすること
ができる。
測定することでＴＰＴの性能を容易にチェックすること
ができる。
第４図は、第２図に示す面電極を含む画素電極部の等価
回路図である。ここでは、素子Ｓａａ〜Ｓｄｃは一例と
して３×４のマトリックス状に配列され、前サフィック
スが行（ａ、ｂ、ｃ、ｄ）を、後サフィックスが列（ａ
、ｂ、ｃ）をそれぞれ示している。
回路図である。ここでは、素子Ｓａａ〜Ｓｄｃは一例と
して３×４のマトリックス状に配列され、前サフィック
スが行（ａ、ｂ、ｃ、ｄ）を、後サフィックスが列（ａ
、ｂ、ｃ）をそれぞれ示している。
また、素子５ａａ−Ｓｄｃは、各々第３図に示す素子Ｓ
と同一である。
と同一である。
第４図において、各素子のＴＰＴのゲート電極２は行ご
とにラインＬａ−Ｌｄに共通接続され、各素子のＴＰＴ
のソース電極６は列ごとにラインＶａ−Ｖｃに共通接続
されている。また、面電極１０は、第３図に示すような
電流検出器１２に接続されている。
とにラインＬａ−Ｌｄに共通接続され、各素子のＴＰＴ
のソース電極６は列ごとにラインＶａ−Ｖｃに共通接続
されている。また、面電極１０は、第３図に示すような
電流検出器１２に接続されている。
このような回路構成を用いて、次のようにＴＰＴの検査
を行う。
を行う。
第５図は、本発明の一実施例を示すタイミング波形図で
ある。
ある。
同図において、まずラインＶａに正電位が印加され、そ
の間にラインＬａ−ｗＬｄに順次ゲートパルスが印加さ
れる。これによって、第一列目の素子Ｓａａ〜Ｓｄａの
ＴＰＴが順次オン状態となり、キャパシタＣに正電荷が
順次充電され、その時の電流が電流検出器１２によって
検出される。以下同様にして、第二列目、そして第三列
目の素子のキャパシタＣの充電電流が順次検出される。
の間にラインＬａ−ｗＬｄに順次ゲートパルスが印加さ
れる。これによって、第一列目の素子Ｓａａ〜Ｓｄａの
ＴＰＴが順次オン状態となり、キャパシタＣに正電荷が
順次充電され、その時の電流が電流検出器１２によって
検出される。以下同様にして、第二列目、そして第三列
目の素子のキャパシタＣの充電電流が順次検出される。
ここでは、全ての素子Ｓ ａａｘ Ｓ ｄａのキャパシ
タＣの充電電流が期間Ｔｌ内に測定される。
タＣの充電電流が期間Ｔｌ内に測定される。
続いて１期間Ｔ２内に同様の順序で、各キャパシタＣに
負電荷を充電し、その充電電流を測定する。
負電荷を充電し、その充電電流を測定する。
以上のような検査シーケンスで、たとえば各期間におけ
る電流検出器１２の６番目の出力が共に異常であると、
素子ｓｂｂのＴＰＴが不良であると判定することができ
る。
る電流検出器１２の６番目の出力が共に異常であると、
素子ｓｂｂのＴＰＴが不良であると判定することができ
る。
なお、本実施例では列ごとに走査して検査する場合を示
したが、勿論これに限定されるものではない、第６図に
示すように、行ごとにＴＰＴをオン状態にして、期間Ｔ
１では正の電圧、期間Ｔ２では負の電圧を順次ラインＶ
ａ−Ｖｃに印加することで、充電電流の測定を行っても
よい、ただし、この場合は、たとえば素子ｓｂｂのＴＰ
Ｔが不良であると、電流検出器１２の５番目の出力が異
常となる。
したが、勿論これに限定されるものではない、第６図に
示すように、行ごとにＴＰＴをオン状態にして、期間Ｔ
１では正の電圧、期間Ｔ２では負の電圧を順次ラインＶ
ａ−Ｖｃに印加することで、充電電流の測定を行っても
よい、ただし、この場合は、たとえば素子ｓｂｂのＴＰ
Ｔが不良であると、電流検出器１２の５番目の出力が異
常となる。
また、以上のような検査終了後、面電極１０が不要であ
れば、第７図に示すように、ＴＦＴの遮光層１３のみを
残して面電極１０をエツチング除去すればよい。
れば、第７図に示すように、ＴＦＴの遮光層１３のみを
残して面電極１０をエツチング除去すればよい。
第８図は、トランジスタアレイの下に絶縁層９を介して
面電極１０が形成された場合の素子断面を示したもので
ある。この素子の検査方法は、第１図に示した素子の検
査方法と同様に行う、検査終了後、面電極１０は画素電
極８の対向電極として付加容量を形成し、回路を構成す
る部品として使用することができる。
面電極１０が形成された場合の素子断面を示したもので
ある。この素子の検査方法は、第１図に示した素子の検
査方法と同様に行う、検査終了後、面電極１０は画素電
極８の対向電極として付加容量を形成し、回路を構成す
る部品として使用することができる。
また１本発明による検査方法は、液晶表示装置だけに適
用されるものではなく、アレイ状に配列されたトランジ
スタ（ＴＰＴに限定されない、）を有し、かつ面電極を
形成することができる段階が少なくとも製造工程中に存
在する装置であれば、どのような装置であっても適用す
ることができる。
用されるものではなく、アレイ状に配列されたトランジ
スタ（ＴＰＴに限定されない、）を有し、かつ面電極を
形成することができる段階が少なくとも製造工程中に存
在する装置であれば、どのような装置であっても適用す
ることができる。
［発明の効果］
以上詳細に説明したように、本発明によるトランジスタ
アレイの検査方法は、トランジスタアレイ上又は下に絶
縁層を介して面電極を形成するだけで、全てのトランジ
スタの性能検査を高速に且つ容易に行うことができる。
アレイの検査方法は、トランジスタアレイ上又は下に絶
縁層を介して面電極を形成するだけで、全てのトランジ
スタの性能検査を高速に且つ容易に行うことができる。
また、トランジスタアレイを含む装置の製造工程途中で
容易に検査を行うことができるために、当該装置の歩留
りを向上させることができる。
容易に検査を行うことができるために、当該装置の歩留
りを向上させることができる。
第１図は１本発明による検査方法の一実施例が適用され
るアクティブ型液晶表示素子のＴＰＴの概略的断面図、 第２図は、第１図に示すＴＰＴがマトリクス状に配列さ
れた液晶表示素子の画素電極部の斜視図、第３図（Ａ）
〜（Ｄ）は、それぞれＴＰＴを通して流れるキャパシタ
の充放電電流を測定するための基本的検査回路図。 第４図は、第２図に示す面電極を含む画素電極部の等価
回路図、 第５図は、本発明の一実施例を示すタイミング波形図、 第６図は、本実施例の他の実施態様を示すタイミング波
形図、 第７図は、第１図におけるアクティブ型液晶表示素子の
検査後、面電極をエツチング除去し、遮光層とした表示
素子の概略的断面図、 第８図は、他のアクティブ型液晶表示素子のＴＰＴの概
略的断面図である。 ２・・奉ゲート電極 ３，８ ・・・絶縁層８．７・
拳・主電極 ８・・・画素電極ｌＯ・・・面電極 代理人 弁理士 山 下 積 平 ｖａ ｖｂ ｖｃ 第３図 （Ａ） （Ｂ）（Ｃ）
（Ｄ） 第５図 第６図 第７図
るアクティブ型液晶表示素子のＴＰＴの概略的断面図、 第２図は、第１図に示すＴＰＴがマトリクス状に配列さ
れた液晶表示素子の画素電極部の斜視図、第３図（Ａ）
〜（Ｄ）は、それぞれＴＰＴを通して流れるキャパシタ
の充放電電流を測定するための基本的検査回路図。 第４図は、第２図に示す面電極を含む画素電極部の等価
回路図、 第５図は、本発明の一実施例を示すタイミング波形図、 第６図は、本実施例の他の実施態様を示すタイミング波
形図、 第７図は、第１図におけるアクティブ型液晶表示素子の
検査後、面電極をエツチング除去し、遮光層とした表示
素子の概略的断面図、 第８図は、他のアクティブ型液晶表示素子のＴＰＴの概
略的断面図である。 ２・・奉ゲート電極 ３，８ ・・・絶縁層８．７・
拳・主電極 ８・・・画素電極ｌＯ・・・面電極 代理人 弁理士 山 下 積 平 ｖａ ｖｂ ｖｃ 第３図 （Ａ） （Ｂ）（Ｃ）
（Ｄ） 第５図 第６図 第７図
Claims (1)
- （１）複数個のトランジスタが同一基板上に配列された
トランジスタアレイを検査する方法において、 前記トランジスタアレイ上又は下に絶縁 層を介して面電極を形成し、該面電極と前記各トランジ
スタの一方の主電極とによって構成されるキャパシタを
介して前記各トランジスタの性能をチェックすることを
特徴とするトランジスタアレイの検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075282A JPS61234541A (ja) | 1985-04-11 | 1985-04-11 | トランジスタアレイの検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075282A JPS61234541A (ja) | 1985-04-11 | 1985-04-11 | トランジスタアレイの検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61234541A true JPS61234541A (ja) | 1986-10-18 |
Family
ID=13571718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60075282A Pending JPS61234541A (ja) | 1985-04-11 | 1985-04-11 | トランジスタアレイの検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61234541A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63272046A (ja) * | 1987-04-21 | 1988-11-09 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 表示装置検査方法および表示装置 |
| JP2002108243A (ja) * | 2000-06-05 | 2002-04-10 | Semiconductor Energy Lab Co Ltd | 表示パネル、検査方法及び該表示パネルの作製方法 |
| JP2004094245A (ja) * | 2002-08-19 | 2004-03-25 | Photon Dynamics Inc | 視覚画像形成および電子感知による総合検査システム |
| CN116794866A (zh) * | 2023-06-29 | 2023-09-22 | 京东方科技集团股份有限公司 | 显示面板、显示装置及母板 |
-
1985
- 1985-04-11 JP JP60075282A patent/JPS61234541A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63272046A (ja) * | 1987-04-21 | 1988-11-09 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 表示装置検査方法および表示装置 |
| JP2002108243A (ja) * | 2000-06-05 | 2002-04-10 | Semiconductor Energy Lab Co Ltd | 表示パネル、検査方法及び該表示パネルの作製方法 |
| JP2004094245A (ja) * | 2002-08-19 | 2004-03-25 | Photon Dynamics Inc | 視覚画像形成および電子感知による総合検査システム |
| CN116794866A (zh) * | 2023-06-29 | 2023-09-22 | 京东方科技集团股份有限公司 | 显示面板、显示装置及母板 |
| CN116794866B (zh) * | 2023-06-29 | 2024-05-10 | 京东方科技集团股份有限公司 | 显示面板、显示装置及母板 |
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