JPS61236072A - 信号同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、コンパクトディスクの信号再生に係り、信号
取り込み時の信号同期回路に関するものである。

〔発明の背景〕

従来の信号同期回路は、特開昭５８−６４８４１号に記
載のように、第２図（、）に示すようなコンパクトディ
スク方式のデジタル信号の同期信号領域の最後のレベル
反転位置を検出した信号、同図（Ａ）を、データ領域の
取り込み開始時刻とするものであった。しかし、同期信
号領域の最後のレベル反転位置が、ジッターや、ドロッ
プアウトなどで、移動した場合には、データの取り込み
ミスが発生する点については、配慮されていなかった。

〔発明の目的〕

本発明の目的は、上記したブロック同期信号の最後のレ
ベル反転位置が移動した場合でもデータ取り込み開始時
刻を本来あるべきタイミングで行なうようにする信号同
期回路を提供することＫある。

〔発明の概要〕

本発明の要点は、入力デジタル信号の°１°。

“０”を判別するビット同期信号により、入力デジタル
信号のブロック同期信号を、パターン一致によって検出
した信号の後述のタイムゲートの範囲内にある信号を、
データ取り込みの開始時刻とすると共に、前記パターン
一致で検出した信号でリセットされて、前記ビット同期
信号により、入力デジタル信号の１ブロックの長さだけ
計数して、計数終了時、即ち次にブロック同期信号が検
出されるべき時刻に出力を出す計数回路を設けて、前記
計数回路の出力をも、データ取り込みの開始時刻とする
ことである。

ここで、ブロック同期信号を固定のクロックで検出した
信号の周期が入力デジタル信号の１ブロックの長さを７
’Ａとする時、Ｔ１．±ΔＴである時のブロック同期信
号のみを抽出し、かつ、ブロック同期信号が欠落した時
に、同期信号を補充して、保護同期信号を出力する、同
期信号保護回路を設けて、前記同期信号保護回路の出力
を入力デジタル信号のブロック同期信号領域の中間に位
置させて前述のタイムゲート信号を得る。

さらに、前記同期信号保護回路において、連続ｐブロッ
クにわたり、ブロック同期信号が欠落したことが検出さ
れた場合には、保護同期信号即ちタイムゲート信号の位
置が、本来ブロック同期信号があるべき位置に安定する
まで時間を要するので、無条件に、前述のパターン一致
によってブロック同期信号を検出した信号を。

前述のデータ取り込みの開始時刻とすることである。

〔発明の実施例〕

本発明を、コンパクトディスク（以下ＣＤと略す）方式
のデジタル・オーディ・ディスクプレーヤに用いた具体
的な実施例により説明する。

第２図（ａ）　Ｋ示したよ５１ｔｃ、ｃｎ方式のデータ
配列は、単位長をＴとする時、１ブロックは、５８８Ｔ
の長さであり、その先頭に２４７の同期信号領域を持つ
。その２４７の同期信号領域は、第３図に示すような先
行する１１Ｔ、後の１１Ｔ、さらに最後１１Ｃ２Ｔの互
いにレベルの反転したパターンで構成される。ＣＤ方式
ではＮＲＺ−７変調形式であるので、同期信号のパター
ンは第３図とはまったく反対のレベルのものもあ゛る。

第１図に本発明の一実施例の構成図を示し説明する。

ビット同期回路２では入力デジタル信号１のレベル変化
点即ちエツジを抽出し、同エツジにより、入力デジタル
信号１に位相同期を図ったビット同期信号３を生成する
。ここで位相同期法としては、　ＰＬＬを用いた方法や
、調歩式同期回路等による方法がある。

シフトレジスタ６は、ビット同期信号３により入力デジ
タル信号１の”１°、°０“を判別して、順次取り込む
。このシフトレジスタ６の段数は少なくとも同期信号の
抽出に要する構成ビット数の段数とする。

第１の同期信号検出回路１３は、入力デジタル信号１の
同期信号パターンを発振回路１１の出力信号１２をクロ
ックとして検出し、第１の検出同期信号１４を出力する
。同じく信号１２をクロックとして動作する。同期信号
保護回路１５は第１の検出同期信号１４を入力とし、第
１の検出同期信号１４の周期が、本来の１ブロックの長
さ５８８１に対して例えば５８８Ｔ±１６１の範囲にあ
る第１の検出同期信号１４が９ブロック連続して検出さ
れた時点からτＴ経過した時刻ｔ、　Ｉ／Ｃ保護同期信
号１７を出力すると共に、同期欠落信号を“Ｌ”　Ｉｃ
する。また、前述のｑブロック連続して検出された時刻
から、次の５８８Ｔ±１６７の範囲に第１の検出同期信
号１４が検出されなかった場合には前述の時刻ｔ、から
５８８Ｔ後く、保護同期信号１７を出力する。さらに、
ｐブロック連続して。

５８８Ｔ±１６７の範囲に第１の検出同期信号が検出さ
れなかった場合には保護同期信号１７の周期を、５８８
Ｔ一定とすると共に、同期欠落信号１６を°Ｉ”にする
。ここで、ｐ＋ｑ＋ｒは任意の整数であり、ｒは、次に
検出されるべき同期信号の中間の時刻に位置するように
選定する。

次に保護同期信号１７でＲＳフリップ７０ツブ２０をセ
ットし、保護同期信号１７を遅延回路１８で所定の時間
遅らせた信号１９で、ＲＳフリップ７０ツブ２０をリセ
ットして、ＲＳフリップフロップ２０の出力にタイムゲ
ート信号２１を得る。

第２の同期信号検出回路８は、シフトレジスターの並列
出カフが同期信号パターンと一致した時Ｋ、第２の検出
同期信号９を出力する。遅延回路１８の遅延時間は、タ
イムゲート信号２１の中間位置く、第２の検出同期信号
が出力されるように選定する。

第１の検出同期信号１４が連続してｐブロック欠落した
時には、前述の通り同期欠落信号１６が°Ｈ°となって
いるから、同期欠落信号１６を入力とするインバーター
回路？２の出力信号２３が”Ｌ・レベルになるため、第
２の検出同期信号９が。

アンドゲート回路２４により選ばれ、オアゲート回路２
８を通過して、データ取り込み基本信号２９として出力
され、計数回路４をリセットすると共にデータ取り込み
回路１０に入力する。

次に、同期欠落信号１６が°Ｌ″レベル即ち、第１の検
出同期信号１４が連続して検出されている場合には、イ
ンバーター回路２２の出力信号２３が°Ｈ″となるため
、タイムゲート信号２１が＠Ｉ°区間中にある第２の検
出同期信号がデータ取り込みの基本信号２９として出力
される。即ち、ジッターやドロップアウトなどで、デー
タ領域で検出された場合の第２の検出同期信号９を排除
し正しい位置にある第２の検出同期信号９のみを基本信
号２９として、抽出することができる。

計数回路４は、基本信号２９でリセットされてビット同
期信号３を５８８個数えた時刻即ち、基本信号２９が出
力した後、次の基本信号２９が出力すべき時刻に計数信
号５を出力する。従って例えば、同期欠落信号１６が°
Ｌ°の場合Ｋ、タイムゲート信号２１の”Ｉ”区間中に
第２の検出同期信号９が出力されない場合でも、第２の
補充同期信号５がＯＲゲート回路２８を通過して、基本
信号２９を得ることができる。

データ取り込み回路１０は、上記基本信号２９を起点と
して、ビット同期信号３を計数し、シフトレジスタ６の
並列出力信号７を順次取り込むことができる。

第４図以降に第３図の構成図の動作を示すタイミングチ
ャート図を揚げ更に詳略に説明する。

第４図に、第２の同期検出回路の動作を示す。

ビット同期回路２で入力デジタル信号に位相同期を図っ
て生成したビット同期信号３により。

シフトレジスタ６がデータを敗り込む。本例では、入力
デジタル信号１に対して、ビット同期信号３の立ち下が
りエツジが位相同期しているので、シフトレジスタ６は
、ビット同期信号３の立ち上がりエツジで入力デジタル
信号１を。

同図６−１のように取り込む。同図６−１を更にシフト
して同図６−２を得て、６−１．６−２より、入力デジ
タル信号１のエツジを検出即ちビット同期信号３によっ
て”１°、“０“を判別し、同期信号のパターン２４Ｔ
だけシフトして、第２の同期信号検出回路８により、一
致出力である第２の検出同期信号９を得る。

第５図に、第１の同期信号検出回路１３の動作例を示す
。入力デジタル信号１を発振回路１１の出力１２で、同
図１３−１．１３−２のようにシフトする。ここで発振
回路１１の出力１２０周期を入力デジタル信号の単位長
さＴの１／８に選べば、第２の同期信号検出回路と同じ
くパターン一致によって、同期信号を検出するためＫは
、８８段以上のシフトレジスタが必要になり回路規模が
増すから、例えば本例では第５図１３−１．１３−２に
より入力デジタル信号のレベル変化点即ちエツジを同図
１３−３の如く検出し、１３−３の周期を発振回路１１
の出力信号１２に−より計数し、８８±３クロツクであ
る場合に同図１３−４を得る。さらに同図１３−４が連
続して検出された場合に、すなわち、入力デジタル信号
の同期信号が検出された場合に、第１の検出同期信号同
図１４を得る。

次に第６図により同期信号保護回路１５の動作を説明す
る。説明をわかりやすくするため、第６図時刻３０で欠
落信号１６は°Ｈ”であるとする。

同図時刻３１で入力デジタル信号１の同期信号が第１の
検出同期信号１４として検出される。次に同期信号が検
出されるべき位置、即ち、時刻３１から例えば５８８Ｔ
±１６７’の区間、同図時刻３２ないし時刻３４０区間
に１時間急信号１５−１を開き時刻３３で第１の検出同
期信号１４が検出されているので、第１の検出同期信号
の周期が５８８Ｔ±１６１を満足した第１の検出同期信
号として、信号１５−２を得る。次に時間窓信号１５−
１を開くべき時刻は信号１５−２を得た時刻３３から５
５８Ｔ±１６１離れた区間であり、同図時刻３７から３
２７だけ時間窓信号１５−１を開く。このようにすると
、例えば第６図の時刻３６のようにデータ領域に現われ
る同期信号は、信号１５−２には現われない。

説明を時刻３３にもどすと、時刻３３で、第１の検出同
期信号１４の周期が５８８Ｔ±１６を満足した信号１５
−２が検出されたので、同期欠落信号１６を時刻３５で
”Ｌ”　Ｉｃ　Ｌ、時刻３３から例えば５７７Ｔ離れた
時刻３７で保護同期信号１７を出力する。

次に、同期信号が欠落した場合について説明する。第６
図時刻３９２時刻４０区間の次Ｋ、時間窓信号１５−１
の開くべき時刻は、最後に同期信号が検出された時刻３
８から（５８８Ｘ　２　）　Ｔ±１６だけ離れた時刻４
１２時刻４３区間である。また保護同期信号１７は、最
後に同期信号１４が検出された時刻３８から５７７Ｔ離
れた時刻３９に出力した後時刻３９９時刻４０で同期信
号が検出されないので時刻３９から５８８Ｔ離れた時刻
４１１／ｃ出力する。

さらに、同期信号が連続して欠落した場合について説明
する。第６図時刻４２で同期信号が検出された後、時刻
４４時刻４５区間及び時刻４６２時刻４７区間で本例で
は２ブロックにわたり連続して同期信号が検出されない
ので、同期欠落信号１６を時刻４８で′Ｈ”にする。こ
の時、保護同期信号１７は、最後に同期信号が検出され
た時刻４２から５７７Ｔ離れた時刻４４に出力した後、
時刻４４から５８８Ｔ離れた時刻４６に出力し、時刻４
７に至っても同期信号が検出されないので、時刻４６か
ら５８８Ｔ離れた時刻４９以降周期を５８８Ｔ一定とし
て、次に２ブロック連続して、同期信号が出力するまで
出力する。

なお第６図中Ｋ、保護同期信号１７を遅延回路１８で遅
らせた出力信号１９と、保護同期信号１７でセットされ
、信号１９でリセットされるフリップ７０ツブ２０の出
力であるタイムゲート信号２１も示した。

次に第７図により第３図の全体の動作を説明する。ここ
でも説明を簡単にするため、時刻５０で欠落信号１６”
Ｈ“であるとする。第６図で説明したよ５　Ｋ、時刻５
１１時刻５２で連続して第１の検出同期信号１４が検出
され、同期欠落信号１６を時刻５３で°Ｌ“とし、時刻
５２から５７７１経過した時刻５４に、保護同期信号１
７を出力した結果タイムゲート信号２１を時刻５４２時
刻５６区間に得る。

この時時刻５５に第２の検出同期信号９が検出されてい
るため、基准信号２９を得ると共に計数回路４をリセッ
トする。

次に同期信号が欠落した場合の時刻５７９時刻５９区間
では、第２の検出同期信号９が出力していないが、先の
時刻５５で計数回路４が基準信号２９でリセットされて
いるため、ビット同期信号３を５８８個数えて出力する
計数値信号５が時刻５８に出力しているため、同じく時
刻５８Ｋ、基準信号２９が得られるため、計数回路４を
リセットすると共Ｋ、データ取り込み回路１０は時刻５
８０基単信号２９を起点として正しくデータが取り込め
る。

さらに同期信号が欠落した場合には前の場合と同様Ｋ、
計数回路４は時刻５８の基準信号２９でリセットされて
いるため、本来第２の検出同期信号９があるべき時刻６
０に出力されているので同じく時刻６０に基准信号２９
を得て計数回路４をリセットするとともに基準信号２９
によりデータ取込み回路は正しくデータを取−り込む。

ここで同期信号が２ブロック連続して欠落したので時刻
６１で同期信号保護回路１５は同期欠落信号１６を”Ｈ
ｏにする。

この同期欠落信号１６が°Ｈ”の区間の時刻６２及び時
刻６３が第２の検出同期信号９がタイムゲート信号２１
の出力に関係無くアンド回路２４に選択されて基準信号
２９を得て計数回路をリセットすると共に基準信号２９
の起点としてデータ取り込み回路１０は正しくデータを
取り込む事ができる。

〔発明の効果〕

本発明によれば、データ取り込みの開始信号を同期信号
欠落時にも正しく再生できるので、データ取り込みの開
始時刻を誤まり、１ブロック全体をエラーとするような
バースト的なエラーを低減することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は入力デジ
タル信号のデータ系列と従来とを説明する為の波形図１
第３図は同期信号パターン図、第４図は第２の同期信号
検出回路の動作の一例を示すタイムチャート図、第５図
は第１の同期信号検出回路の動作の一例を示すタイムチ
ャート図、第６図は同期保護回路の動作の一例を示すタ
イムチャート図、第７図は第５図の全体の動作の一例を
示すタイムチャート図である。

Claims (1)

1. 【特許請求の範囲】 １、“Ｈ”、“Ｌ”レベルで示されるデジタルなｍ個の
   データワードにより構成されるデータブロックの先頭に
   、ｎ個の幅を持つブロック同期信号を付加されたデジタ
   ル信号がブロック単位で順次入力する回路において、該
   ブロック同期信号をマスタークロックにより第１の検出
   同期信号として検出する第１の同期信号検出回路と、該
   第１の検出同期信号を入力とし該第１の検出同期信号の
   周期が所定の周期を満足した該第１の検出同期信号のみ
   を抽出すると共に、該第１の検出同期信号が欠落した時
   に該第１の検出同期信号を補充して保護同期信号を出力
   する同期信号保護回路と、該デジタル信号の“１”、“
   ０”を判別するためのビット同期信号を生成するビット
   同期回路と、該デジタル信号と該ビット同期信号とによ
   り該ブロック同期信号を少なくともｎ個以上のパターン
   一致により第２の検出同期信号として検出する第２の同
   期信号検出回路と、第２の同期信号検出回路の出力でリ
   セットされ、該ビット同期信号により該デジタル信号の
   １ブロックの長さを計数して計数し終えた時に計数信号
   を出力する計数回路とを具備することを特徴とする信号
   同期回路。 ２、特許請求の範囲第１項記載において、前記第１の保
   護同期信号の出力する時間を該ブロック同期信号の中間
   に位置するようになし、該保護同期信号の出力の時間か
   ら一定の時間以内にある該第２の検出同期信号及び該計
   数信号を、１ブロックｍ個のデータの取り込み開始時刻
   とすると共に、該計数回路をリセットすることを特徴と
   する信号同期回路。 ３、特許請求の範囲第１項又は第２項記載において、前
   記該第１の検出同期信号が、連続してＰ個のブロックに
   わたって欠落した時に、該第２の検出同期信号及び該計
   数信号を１ブロックｍ個のデータの取り込み開始時刻と
   すると共に、該計数回路をリセットすることを特徴とす
   る信号同期回路。