JPS612364A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS612364A JPS612364A JP59121800A JP12180084A JPS612364A JP S612364 A JPS612364 A JP S612364A JP 59121800 A JP59121800 A JP 59121800A JP 12180084 A JP12180084 A JP 12180084A JP S612364 A JPS612364 A JP S612364A
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- JP
- Japan
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- layer
- junction
- gto
- diffusion
- turn
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/192—Base regions of thyristors
- H10D62/206—Cathode base regions of thyristors
Landscapes
- Bipolar Transistors (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置に係シ、特に、トランジスタ、ゲー
トターンオフサイリスタ等の自己消弧型スイッチング半
導体装置に関するものである。
トターンオフサイリスタ等の自己消弧型スイッチング半
導体装置に関するものである。
この種の半導体装置では半導体基体におけるキャリアを
ゲート電極（トランジスタではベース電極）から引抜い
てターンオフ動作を行っている。
ゲート電極（トランジスタではベース電極）から引抜い
てターンオフ動作を行っている。
そこで、ゲートターンオフサイリスタ（以下ＧＴＯと略
記）を例にとって詳細に説明する。第１図はＧＴＯを構
成する半導体基体ｌの部分的断面図で隣接相互で導電型
が順次導なる４個の半導体層、即ち、ｐｚ Ｎｉ ２
、ｎ １１層３．９８層４．、ｎｘ層５を有し、９８層
４とｎ１層５が作るｐｎｎ接合は半導体基体１の上主表
面に露出したプＶ−す接合構造となっている。通常ｎ１
層５は短冊状に分割されるか、櫛歯状になっている。第
１図では短冊状のｎ１層５を幅方向で切断して示してい
る。半導体基体１の上主表面のｐｍ層２にはアノード電
極６、上主表面のｐｍ層４にはｎ１層５を取囲むように
ゲート電極７、そしてｎｇ層５にはカソード電極８がそ
れぞれ低抵抗接触されている。ゲート、カソード電極７
，８以外の上主表面には表面安定化膜が設けられている
のが第１図では省略されている。
記）を例にとって詳細に説明する。第１図はＧＴＯを構
成する半導体基体ｌの部分的断面図で隣接相互で導電型
が順次導なる４個の半導体層、即ち、ｐｚ Ｎｉ ２
、ｎ １１層３．９８層４．、ｎｘ層５を有し、９８層
４とｎ１層５が作るｐｎｎ接合は半導体基体１の上主表
面に露出したプＶ−す接合構造となっている。通常ｎ１
層５は短冊状に分割されるか、櫛歯状になっている。第
１図では短冊状のｎ１層５を幅方向で切断して示してい
る。半導体基体１の上主表面のｐｍ層２にはアノード電
極６、上主表面のｐｍ層４にはｎ１層５を取囲むように
ゲート電極７、そしてｎｇ層５にはカソード電極８がそ
れぞれ低抵抗接触されている。ゲート、カソード電極７
，８以外の上主表面には表面安定化膜が設けられている
のが第１図では省略されている。
ターンオフ時にはｐｎｎ接合に逆バイアス電圧を印加し
、アノード電極６からカソード電極８に向って流れてい
る電流ｉムを点線で示すようにゲート電極７から引抜く
。この場合、ｎ１層５直下における９１層４の横方向抵
抗几藺が大きいと内層４における電圧降下ｔ Ａ Ｘ
Ｒｐｎが大きくなり、ターンオフ時に電流が集中するｎ
１層５中央部のｐｎｎ接合が順バイアス状態となシ、こ
の部分でＧＴＯはターンオンしてしまい、ターンオフ失
敗に至る。ターンオフ失敗を避けるために、横方向抵抗
ＲＰＲを減少すべく、９１１層４の不純物濃度を高くし
ている。特にｐｍ層４は不純物拡散で作られることが多
く、そのため、ｐＢ 層４の表面不純物濃度は約５Ｘｌ
Ｏ’７〜２ＸＩＯ” ａｔｏｍｓ／ｃｃ とがなシ高く
なっている。この結果、ｐｎｎ接合の耐圧は低く、市販
されているＧＴＯでゲート耐圧は約ｌθ〜２０Ｖ程度で
ある。このようなゲート耐圧では大きな電流を速くター
ンオフすることが困難である。ゲート耐圧を高くする方
法として９１層４あるいはｎ ｖ ／ｉ！ ５をエピタ
キシャル技術を用いて形成する方法があるがこの方法に
よれば製作コストが高いものとなる。
、アノード電極６からカソード電極８に向って流れてい
る電流ｉムを点線で示すようにゲート電極７から引抜く
。この場合、ｎ１層５直下における９１層４の横方向抵
抗几藺が大きいと内層４における電圧降下ｔ Ａ Ｘ
Ｒｐｎが大きくなり、ターンオフ時に電流が集中するｎ
１層５中央部のｐｎｎ接合が順バイアス状態となシ、こ
の部分でＧＴＯはターンオンしてしまい、ターンオフ失
敗に至る。ターンオフ失敗を避けるために、横方向抵抗
ＲＰＲを減少すべく、９１１層４の不純物濃度を高くし
ている。特にｐｍ層４は不純物拡散で作られることが多
く、そのため、ｐＢ 層４の表面不純物濃度は約５Ｘｌ
Ｏ’７〜２ＸＩＯ” ａｔｏｍｓ／ｃｃ とがなシ高く
なっている。この結果、ｐｎｎ接合の耐圧は低く、市販
されているＧＴＯでゲート耐圧は約ｌθ〜２０Ｖ程度で
ある。このようなゲート耐圧では大きな電流を速くター
ンオフすることが困難である。ゲート耐圧を高くする方
法として９１層４あるいはｎ ｖ ／ｉ！ ５をエピタ
キシャル技術を用いて形成する方法があるがこの方法に
よれば製作コストが高いものとなる。
本発明の目的は低い製作コストで高いゲート耐圧を持つ
自己消弧型スイッチング半導体装置を提供するにある。
自己消弧型スイッチング半導体装置を提供するにある。
上記目的を達成する本発明の特徴とするところは拡散マ
スクを用いてＩ）１層が形成され、この時れ、半導体基
体の主表面に露出されていることにある。
スクを用いてＩ）１層が形成され、この時れ、半導体基
体の主表面に露出されていることにある。
以下、本発明を図面に示した一実施例に従って説明する
。
。
第２図は第１図と同様ＧＴＯの一部の半導体基体１１を
示している。半導体基体１１はｐｚ層１２、ｎ！１層１
３．９３層１４そしてｎｘ層１５を有し、９ｇ層１２に
アノード電極１６．９３層１４にゲート電極１７．、ｎ
ｍ層１５にカソード電極１８が低抵抗接触している。こ
の半導体基体１１は次のようにして作られる。即ち、ｎ
型導電性の半導体基体１１が用意され、上主表面には拡
散マスクを設けず、上主表面には図中り信号で示す幅の
拡散マスク（図示せず）を設ける。次にｐ型不純物を上
下両主表面から拡散する。Ｐ型不純物としてボロンを用
いる場合、拡散マスクとしてシリコン酸化膜を用いる。
示している。半導体基体１１はｐｚ層１２、ｎ！１層１
３．９３層１４そしてｎｘ層１５を有し、９ｇ層１２に
アノード電極１６．９３層１４にゲート電極１７．、ｎ
ｍ層１５にカソード電極１８が低抵抗接触している。こ
の半導体基体１１は次のようにして作られる。即ち、ｎ
型導電性の半導体基体１１が用意され、上主表面には拡
散マスクを設けず、上主表面には図中り信号で示す幅の
拡散マスク（図示せず）を設ける。次にｐ型不純物を上
下両主表面から拡散する。Ｐ型不純物としてボロンを用
いる場合、拡散マスクとしてシリコン酸化膜を用いる。
ｐｍ層１２は平坦に形成され、９３層１４は図示の如く
拡散マスクの両側から不純物が横方向に拡散して連続し
たものとなっている。図に点線で示す領域内は横方向拡
散により連続した部分である。次に、横方向拡散で形成
されたＰｉ層部分でｐｎｎ接合が終端するよ゛うにｎｆ
ｊｌ不純物を拡散しｎｌ１Ｎｉ１５を形成する。
拡散マスクの両側から不純物が横方向に拡散して連続し
たものとなっている。図に点線で示す領域内は横方向拡
散により連続した部分である。次に、横方向拡散で形成
されたＰｉ層部分でｐｎｎ接合が終端するよ゛うにｎｆ
ｊｌ不純物を拡散しｎｌ１Ｎｉ１５を形成する。
そして、最後に、各電極１６〜１８となる金属を設ける
。
。
以上の構成のＧＴＯでは、ｎｘ層１５直下における９３
層１４の横方向抵抗Ｒｐｍは第１図に示すものと同程度
に低いつさらに上主表面に露出しているｐｎ接合端近傍
では横方向拡散のため９１層の不純物濃度が低いので、
ｐｎ接合の耐圧を高くできる。第３図は拡散マスク端か
ら拡散マスク内側への横方向距離ｙ（第２図参照）と表
面不純物濃度の関係の一例を示しており、拡散マスクで
覆われなかった部分の表面不純物濃度を２ＸｌＯ”ａｔ
ｏｍｓ／ ｃ ｃ ＸＰ型不純物の拡散深さＸＪ（第２
図参照）が６０μｍの場合である。ｐｎｎ接合の露出端
を拡散マスク端（第３図においてｙ＝０）から２５μｍ
内側の位置（第３図においてｙ＝２５μｍ）に設定した
場合、ここでのＩ）１層１４の表面不純物濃度はｔｘｉ
ｏ” ’ ａｔｏｍｓ ／ｃｃとなる。
層１４の横方向抵抗Ｒｐｍは第１図に示すものと同程度
に低いつさらに上主表面に露出しているｐｎ接合端近傍
では横方向拡散のため９１層の不純物濃度が低いので、
ｐｎ接合の耐圧を高くできる。第３図は拡散マスク端か
ら拡散マスク内側への横方向距離ｙ（第２図参照）と表
面不純物濃度の関係の一例を示しており、拡散マスクで
覆われなかった部分の表面不純物濃度を２ＸｌＯ”ａｔ
ｏｍｓ／ ｃ ｃ ＸＰ型不純物の拡散深さＸＪ（第２
図参照）が６０μｍの場合である。ｐｎｎ接合の露出端
を拡散マスク端（第３図においてｙ＝０）から２５μｍ
内側の位置（第３図においてｙ＝２５μｍ）に設定した
場合、ここでのＩ）１層１４の表面不純物濃度はｔｘｉ
ｏ” ’ ａｔｏｍｓ ／ｃｃとなる。
一方策４図は階段接合における不純物濃度とプＶ−クダ
ウン電圧Ｖ１１％即ち耐圧の関係を示しているが、ｌＸ
ｌ０” ａｔｏｍｓ／ｃｃの場合、耐圧は約６０Ｖとな
る。１）１層の拡散条件が第３図の場合と同じである第
１図のＧＴＯでは上主表面に露出しているｐｎｎ接合に
おけるｌ）ｉ＋層の不純物濃度は２ＸＩＯ” ａｔｏｍ
ｓ／ｃｃ であり、このｐｎ接合の耐圧は約３ｖ程度（
第３図参照）である。
ウン電圧Ｖ１１％即ち耐圧の関係を示しているが、ｌＸ
ｌ０” ａｔｏｍｓ／ｃｃの場合、耐圧は約６０Ｖとな
る。１）１層の拡散条件が第３図の場合と同じである第
１図のＧＴＯでは上主表面に露出しているｐｎｎ接合に
おけるｌ）ｉ＋層の不純物濃度は２ＸＩＯ” ａｔｏｍ
ｓ／ｃｃ であり、このｐｎ接合の耐圧は約３ｖ程度（
第３図参照）である。
第５図及び第６図は本発明の他の実施例を示しており、
第５図は部分的断面図、第６図は第５図におけるｐ！１
層拡散マスク１９（斜線部）とｎ１層１５（点部）の位
置関係を示す平面図である。
第５図は部分的断面図、第６図は第５図におけるｐ！１
層拡散マスク１９（斜線部）とｎ１層１５（点部）の位
置関係を示す平面図である。
この実施例ではｎＢＢｉ１２幅が狭い場合、ＪＩＥ層１
５全体をＩ）１層１４の横方向拡散領域内に設けること
ができることを示している。ＨＥ層１５全体がｐｖｒ層
の低不純物濃度領域にあるので、ｎ１層１５を薄くして
もｐｎ接合Ｊの耐圧は第２図の実施例に比較して高くで
きる。
５全体をＩ）１層１４の横方向拡散領域内に設けること
ができることを示している。ＨＥ層１５全体がｐｖｒ層
の低不純物濃度領域にあるので、ｎ１層１５を薄くして
もｐｎ接合Ｊの耐圧は第２図の実施例に比較して高くで
きる。
第５．６図の実施例において、Ｌ＝θμｍ。
５０μｍ及び６０μｍにして、ボロンを表面不純物濃度
５Ｘ ｌ Ｏ” ’ ａｔｏｍｓ ／ ｃ ｃでＸＪ＝
６０μｍまで拡散し、ｎエミツタ層の幅Ｗ、ｖ ＝ １
０μｍ＆ｕ拡散深さｌ１μｍにした場合、ゲート耐圧は
それぞれ２０Ｖ、３３Ｖ及び３８Ｖであった。このよう
に本発明（Ｌ＝５０μｍ及び６０μｍの場合）では、従
来ＧＴＯ（Ｌ＝Ｏμｍの場合）に比較して、ゲート耐圧
を１．５〜２倍以上に増大できる。
５Ｘ ｌ Ｏ” ’ ａｔｏｍｓ ／ ｃ ｃでＸＪ＝
６０μｍまで拡散し、ｎエミツタ層の幅Ｗ、ｖ ＝ １
０μｍ＆ｕ拡散深さｌ１μｍにした場合、ゲート耐圧は
それぞれ２０Ｖ、３３Ｖ及び３８Ｖであった。このよう
に本発明（Ｌ＝５０μｍ及び６０μｍの場合）では、従
来ＧＴＯ（Ｌ＝Ｏμｍの場合）に比較して、ゲート耐圧
を１．５〜２倍以上に増大できる。
その結果、本発明ではターンオフ用ゲート電源電圧Ｅａ
を高くできるのでターンオフ時間を短かくできる。その
−例として、耐圧１２００ＶＧＴＯ（チップサイズ７．
５＋ｍＸ２ｍ＋）において、本発明（Ｌ＝５０ ｔｔｍ
の場合）ではアノード電１１０Ａ。
を高くできるのでターンオフ時間を短かくできる。その
−例として、耐圧１２００ＶＧＴＯ（チップサイズ７．
５＋ｍＸ２ｍ＋）において、本発明（Ｌ＝５０ ｔｔｍ
の場合）ではアノード電１１０Ａ。
Ｅｃ＝３０Ｖでターンオフ時間ｌμｓであったのに対し
て、従来のＧＴＯ（Ｌ＝０μｍの場合）ではアノード電
流１０ Ａ、 Ｅｏ ＝−１７Ｖでターンオフ時間２μ
ｓでめった。
て、従来のＧＴＯ（Ｌ＝０μｍの場合）ではアノード電
流１０ Ａ、 Ｅｏ ＝−１７Ｖでターンオフ時間２μ
ｓでめった。
以上、本発明をＧＴＯに適用した場合について説明した
が、ＧＴＯの場合と同様にエミッタ（ＧＴＯのカンード
に対応）とベース（ＧＴＯのゲートに対応）間に逆電圧
を印加してターンオフ時間を短かくするトランジスタの
場合にも、本発明を適用できる。
が、ＧＴＯの場合と同様にエミッタ（ＧＴＯのカンード
に対応）とベース（ＧＴＯのゲートに対応）間に逆電圧
を印加してターンオフ時間を短かくするトランジスタの
場合にも、本発明を適用できる。
両実施例では特殊な拡散技術によシルｓ層やｎｚ層を作
っている訳ではないので、製作コストが高くなることは
ない。
っている訳ではないので、製作コストが高くなることは
ない。
以上説明したように本発明によれば、製作コストを高め
ることなくゲート耐圧を高めた自己消弧型スイッチング
半導体装置を得ることができる。
ることなくゲート耐圧を高めた自己消弧型スイッチング
半導体装置を得ることができる。
第１図は従来のＧＴＯの半導体基体の部分的断面図、第
２図は本発明の一実施例になるＧＴＯの半導体基体の部
分的断面図、第３図は横方向拡散における横方向距離と
不純物濃度の関係を示す図、１１・・・半導体基体、１
２・・・ｐｚ層、：１３・・・ｎ１層、１４・・・ｌ）
１層、１５・・・ｎ１層、１６・・・アノード電り１ ｔＪの 第４ｚ Ｌ作＃Ｊ４麿１．わ−っ ｔｚ
２図は本発明の一実施例になるＧＴＯの半導体基体の部
分的断面図、第３図は横方向拡散における横方向距離と
不純物濃度の関係を示す図、１１・・・半導体基体、１
２・・・ｐｚ層、：１３・・・ｎ１層、１４・・・ｌ）
１層、１５・・・ｎ１層、１６・・・アノード電り１ ｔＪの 第４ｚ Ｌ作＃Ｊ４麿１．わ−っ ｔｚ
Claims (1)
- 【特許請求の範囲】 １、半導体基体が１対の主表面間に隣接相互で順次導電
型が互に異なる少くとも３個の半導体層を有し、一方の
主表面に第一の主電極が設けられる最外層と制御電極が
設けられる最外層に隣接した層が露出し、他方の主表面
に第二の主電極が設けられる半導体装置において、上記
最外層と隣接層が作るｐｎ接合の端部が拡散マスクを用
いて形成した隣接層の拡散マスク下における横方向拡散
領域に位置し、かつ一方の主表面に露出していることを
特徴とする半導体装置。 ２、第１項の請求範囲において、前記ｐｎ接合全体が前
記隣接層の前記横方向拡散領域に含まれることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59121800A JPS612364A (ja) | 1984-06-15 | 1984-06-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59121800A JPS612364A (ja) | 1984-06-15 | 1984-06-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS612364A true JPS612364A (ja) | 1986-01-08 |
| JPH0217939B2 JPH0217939B2 (ja) | 1990-04-24 |
Family
ID=14820231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59121800A Granted JPS612364A (ja) | 1984-06-15 | 1984-06-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS612364A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS507424A (ja) * | 1973-05-18 | 1975-01-25 |
-
1984
- 1984-06-15 JP JP59121800A patent/JPS612364A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS507424A (ja) * | 1973-05-18 | 1975-01-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0217939B2 (ja) | 1990-04-24 |
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