JPH0217939B2 - - Google Patents
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- Publication number
- JPH0217939B2 JPH0217939B2 JP59121800A JP12180084A JPH0217939B2 JP H0217939 B2 JPH0217939 B2 JP H0217939B2 JP 59121800 A JP59121800 A JP 59121800A JP 12180084 A JP12180084 A JP 12180084A JP H0217939 B2 JPH0217939 B2 JP H0217939B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- junction
- main surface
- gto
- diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/192—Base regions of thyristors
- H10D62/206—Cathode base regions of thyristors
Landscapes
- Bipolar Transistors (AREA)
- Thyristors (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置に係り、特に、トランジス
タ、ゲートターンオフサイリスタ等の自己消弧型
スイツチング半導体装置に関するものである。
タ、ゲートターンオフサイリスタ等の自己消弧型
スイツチング半導体装置に関するものである。
この種の半導体装置では半導体基体におけるキ
ヤリアをゲート電極（トランジスタではベース電
極）から引抜いてターンオフ動作を行つている。
そこで、ゲートターンオフサイリスタ（以下
GTOと略記）を例にとつて詳細に説明する。第
１図はGTOを構成する半導体基体１の部分的断
面図で隣接相互で導電型が順次異なる４個の半導
体層、即ち、pE層２、nB層３、pB層４、nE層５を
有し、pB層４とnE層５が作るpn接合Ｊは半導体基
体１の上主表面に露出したプレーナ接合構造とな
つている。通常nE層５は短冊状に分割されるか、
櫛歯状になつている。第１図では短冊状のnE層５
を幅方向で切断して示している。半導体基体１の
下主表面のpE層２にはアノード電極６、上主表面
のpB層４にはnE層５を取囲むようにゲート電極
７、そしてnE層５にはカソード電極８がそれぞれ
低抵抗接触されている。ゲート、カソード電極
７，８以外の上主表面には表面安定化膜が設けら
れているのが第１図では省略されている。
ヤリアをゲート電極（トランジスタではベース電
極）から引抜いてターンオフ動作を行つている。
そこで、ゲートターンオフサイリスタ（以下
GTOと略記）を例にとつて詳細に説明する。第
１図はGTOを構成する半導体基体１の部分的断
面図で隣接相互で導電型が順次異なる４個の半導
体層、即ち、pE層２、nB層３、pB層４、nE層５を
有し、pB層４とnE層５が作るpn接合Ｊは半導体基
体１の上主表面に露出したプレーナ接合構造とな
つている。通常nE層５は短冊状に分割されるか、
櫛歯状になつている。第１図では短冊状のnE層５
を幅方向で切断して示している。半導体基体１の
下主表面のpE層２にはアノード電極６、上主表面
のpB層４にはnE層５を取囲むようにゲート電極
７、そしてnE層５にはカソード電極８がそれぞれ
低抵抗接触されている。ゲート、カソード電極
７，８以外の上主表面には表面安定化膜が設けら
れているのが第１図では省略されている。
ターンオフ時にはpn接合Ｊに逆バイアス電圧
を印加し、アノード電極６からカソード電極８に
向つて流れている電流iAを点線で示すようにゲー
ト電極７から引抜く。この場合、nE層５直下にお
けるpB層４の横方向抵抗RPBが大きいとpB層４に
おける電圧降下iA×RPBが大きくなり、ターンオ
フ時に電流が集中するnE層５中央部のpn接合Ｊ
が順バイアス状態となり、この部分でGTOはタ
ーンオンしてしまい、ターンオフ失敗に至る。タ
ーンオフ失敗を避けるために、横方向抵抗RPBを
減少すべく、pB層４の不純物濃度を高くしてい
る。特にpB層４は不純物拡散で作られることが多
く、そのため、pB層４の表面不純物濃度は約５×
1017〜２×1018atoms／c.c.とかなり高くなつてい
る。この結果、pn接合Ｊの耐圧は低く、市販さ
れているGTOでゲート耐圧は約10〜20V程度で
ある。このようなゲート耐圧では大きな電流を速
くターンオフすることが困難である。ゲート耐圧
を高くする方法としてpB層４あるいはnE層５をエ
ピタキシヤル技術を用いて形成する方法があるが
この方法によれば製作コストが高いものとなる。
を印加し、アノード電極６からカソード電極８に
向つて流れている電流iAを点線で示すようにゲー
ト電極７から引抜く。この場合、nE層５直下にお
けるpB層４の横方向抵抗RPBが大きいとpB層４に
おける電圧降下iA×RPBが大きくなり、ターンオ
フ時に電流が集中するnE層５中央部のpn接合Ｊ
が順バイアス状態となり、この部分でGTOはタ
ーンオンしてしまい、ターンオフ失敗に至る。タ
ーンオフ失敗を避けるために、横方向抵抗RPBを
減少すべく、pB層４の不純物濃度を高くしてい
る。特にpB層４は不純物拡散で作られることが多
く、そのため、pB層４の表面不純物濃度は約５×
1017〜２×1018atoms／c.c.とかなり高くなつてい
る。この結果、pn接合Ｊの耐圧は低く、市販さ
れているGTOでゲート耐圧は約10〜20V程度で
ある。このようなゲート耐圧では大きな電流を速
くターンオフすることが困難である。ゲート耐圧
を高くする方法としてpB層４あるいはnE層５をエ
ピタキシヤル技術を用いて形成する方法があるが
この方法によれば製作コストが高いものとなる。
本発明の目的は低い製作コストで高いゲート耐
圧を持つ自己消弧型スイツチング半導体装置を提
供するにある。
圧を持つ自己消弧型スイツチング半導体装置を提
供するにある。
上記目的を達成する本発明の特徴とするところ
は拡散マスクを用いてpB層が形成され、この時で
きる拡散マスク下の不純物濃度の低い横方向拡散
領域内にnE層とpB層が作るpn接合の端部が形成さ
れ、半導体基体の主表面に露出されていることに
ある。
は拡散マスクを用いてpB層が形成され、この時で
きる拡散マスク下の不純物濃度の低い横方向拡散
領域内にnE層とpB層が作るpn接合の端部が形成さ
れ、半導体基体の主表面に露出されていることに
ある。
以下、本発明を図面に示した一実施例に従つて
説明する。
説明する。
第２図は第１図と同様GTOの一部の半導体基
体１１を示している。半導体基体１１はpE層１
２、nB層１３、pB層１４そしてnE層１５を有し、
pE層１２にアノード電極１６、pB層１４にゲート
電極１７、nE層１５にカソード電極１８が低抵抗
接触している。この半導体基体１１は次のように
して作られる。即ち、ｎ型導電性の半導体基体１
１が用意され、下主表面には拡散マスクを設け
ず、上主表面には図中Ｌ記号で示す幅の拡散マス
ク（図示せず）を設ける。次にｐ型不純物を上下
両主表面から拡散する。ｐ型不純物としてボロン
を用いる場合、拡散マスクとしてシリコン酸化膜
を用いる。pE層１２は平坦に形成され、pB層１４
は図示の如く拡散マスクの両側から不純物が横方
向に拡散して連続したものとなつている。図に点
線で示す領域内は横方向拡散により連続した部分
である。次に、横方向拡散で形成されたpB層部分
でpn接合Ｊの端部即ちpn接合の主表面と平行を
なす部分と主表面とを連結する部分が位置するよ
うにｎ型不純物を拡散しnE層１５を形成する。そ
して、最後に、各電極１６〜１８となる金属を設
ける。
体１１を示している。半導体基体１１はpE層１
２、nB層１３、pB層１４そしてnE層１５を有し、
pE層１２にアノード電極１６、pB層１４にゲート
電極１７、nE層１５にカソード電極１８が低抵抗
接触している。この半導体基体１１は次のように
して作られる。即ち、ｎ型導電性の半導体基体１
１が用意され、下主表面には拡散マスクを設け
ず、上主表面には図中Ｌ記号で示す幅の拡散マス
ク（図示せず）を設ける。次にｐ型不純物を上下
両主表面から拡散する。ｐ型不純物としてボロン
を用いる場合、拡散マスクとしてシリコン酸化膜
を用いる。pE層１２は平坦に形成され、pB層１４
は図示の如く拡散マスクの両側から不純物が横方
向に拡散して連続したものとなつている。図に点
線で示す領域内は横方向拡散により連続した部分
である。次に、横方向拡散で形成されたpB層部分
でpn接合Ｊの端部即ちpn接合の主表面と平行を
なす部分と主表面とを連結する部分が位置するよ
うにｎ型不純物を拡散しnE層１５を形成する。そ
して、最後に、各電極１６〜１８となる金属を設
ける。
以上の構成のGTOでは、nE層１５直下におけ
るpB層１４の横方向抵抗RPBは第１図に示すもの
と同程度に低い。さらに上主表面に露出している
pn接合近傍では横方向拡散のためpB層の不純物
濃度が低いので、pn接合の耐圧を高くできる。
第３図は拡散マスク端から拡散マスク内側への横
方向距離ｙ（第２図参照）と表面不純物濃度の関
係の一例を示しており、拡散マスクで覆われなか
つた部分の表面不純物濃度を２×1018atoms／
c.c.、Ｐ型不純物の拡散深さXJ（第２図参照）が
60μｍの場合である。pn接合Ｊの露出端を拡散マ
スク端（第３図においてｙ＝０）から25μｍ内側
の位置（第３図においてｙ＝25μｍ）に設定した
場合、ここでのpB層１４の表面不純物濃度は１×
1016atoms／c.c.となる。一方第４図は階段接合に
おける不純物濃度とブレークダウン電圧VB、即
ち耐圧の関係を示しているが、１×1016atoms／
c.c.の場合、耐圧は約60Vとなる。pB層の拡散条件
が第３図の場合と同じである第１図のGTOでは
上主表面に露出しているpn接合ＪにおけるpB層
の不純物濃度は２×1018atoms／c.c.であり、この
pn接合の耐圧は約3V程度（第３図参照）である。
るpB層１４の横方向抵抗RPBは第１図に示すもの
と同程度に低い。さらに上主表面に露出している
pn接合近傍では横方向拡散のためpB層の不純物
濃度が低いので、pn接合の耐圧を高くできる。
第３図は拡散マスク端から拡散マスク内側への横
方向距離ｙ（第２図参照）と表面不純物濃度の関
係の一例を示しており、拡散マスクで覆われなか
つた部分の表面不純物濃度を２×1018atoms／
c.c.、Ｐ型不純物の拡散深さXJ（第２図参照）が
60μｍの場合である。pn接合Ｊの露出端を拡散マ
スク端（第３図においてｙ＝０）から25μｍ内側
の位置（第３図においてｙ＝25μｍ）に設定した
場合、ここでのpB層１４の表面不純物濃度は１×
1016atoms／c.c.となる。一方第４図は階段接合に
おける不純物濃度とブレークダウン電圧VB、即
ち耐圧の関係を示しているが、１×1016atoms／
c.c.の場合、耐圧は約60Vとなる。pB層の拡散条件
が第３図の場合と同じである第１図のGTOでは
上主表面に露出しているpn接合ＪにおけるpB層
の不純物濃度は２×1018atoms／c.c.であり、この
pn接合の耐圧は約3V程度（第３図参照）である。
第５図及び第６図は本発明の他の実施例を示し
ており、第５図は部分的断面図、第６図は第５図
におけるpB層拡散マスク１９（斜視部）とnE層１
５（点部）の位置関係を示す平面図である。この
実施例ではnE層１５の幅が狭い場合、nE層１５全
体をpB層１４の横方向拡散領域内に設けることが
できることを示している。nE層１５全体がpB層の
低不純物濃度領域にあるので、nE層１５を薄くし
てもpn接合Ｊの耐圧は第２図の実施例に比較し
て高くできる。
ており、第５図は部分的断面図、第６図は第５図
におけるpB層拡散マスク１９（斜視部）とnE層１
５（点部）の位置関係を示す平面図である。この
実施例ではnE層１５の幅が狭い場合、nE層１５全
体をpB層１４の横方向拡散領域内に設けることが
できることを示している。nE層１５全体がpB層の
低不純物濃度領域にあるので、nE層１５を薄くし
てもpn接合Ｊの耐圧は第２図の実施例に比較し
て高くできる。
第５，６図の実施例において、Ｌ＝0μｍ、50μ
ｍ及び60μｍにして、ボロンを表面不純物濃度を
５×1017atoms／c.c.でXJ＝60μｍまで拡散し、ｎ
エミツタ層の幅WoE＝10μｍ及び拡散深さ11μｍに
した場合、ゲート耐圧はそれぞれ20V、33V及び
38Vであつた。このように本発明（Ｌ＝50μｍ及
び60μｍの場合）では、従来GTO（Ｌ＝0μｍの場
合）に比較して、ゲート耐圧を1.5〜２倍以上に
増大できる。その結果、本発明ではターンオフ用
ゲート電源電圧EGを高くできるのでターンオフ
時間を短かくできる。その一例として、耐圧
1200VGTO（チツプサイズ7.5mm×２mm）におい
て、本発明（Ｌ＝50μｍの場合）ではアノード電
流10A、EG＝−30Vでターンオフ時間1μsであつ
たのに対して、従来のGTO（Ｌ＝0μｍの場合）で
はアノード電流10A、EG＝−17Vでターンオフ時
間2μSであつた。
ｍ及び60μｍにして、ボロンを表面不純物濃度を
５×1017atoms／c.c.でXJ＝60μｍまで拡散し、ｎ
エミツタ層の幅WoE＝10μｍ及び拡散深さ11μｍに
した場合、ゲート耐圧はそれぞれ20V、33V及び
38Vであつた。このように本発明（Ｌ＝50μｍ及
び60μｍの場合）では、従来GTO（Ｌ＝0μｍの場
合）に比較して、ゲート耐圧を1.5〜２倍以上に
増大できる。その結果、本発明ではターンオフ用
ゲート電源電圧EGを高くできるのでターンオフ
時間を短かくできる。その一例として、耐圧
1200VGTO（チツプサイズ7.5mm×２mm）におい
て、本発明（Ｌ＝50μｍの場合）ではアノード電
流10A、EG＝−30Vでターンオフ時間1μsであつ
たのに対して、従来のGTO（Ｌ＝0μｍの場合）で
はアノード電流10A、EG＝−17Vでターンオフ時
間2μSであつた。
以上、本発明をGTOに適用した場合について
説明したが、GTOの場合と同様にエミツタ
（GTOのカソードに対応）とベース（GTOのゲ
ートに対応）間に逆電圧を印加してターンオフ時
間を短かくするトランジスタの場合にも、本発明
を適用できる。
説明したが、GTOの場合と同様にエミツタ
（GTOのカソードに対応）とベース（GTOのゲ
ートに対応）間に逆電圧を印加してターンオフ時
間を短かくするトランジスタの場合にも、本発明
を適用できる。
両実施例では特殊な拡散技術によりpB層やnE層
を作つている訳ではないので、製作コストが高く
なることはない。
を作つている訳ではないので、製作コストが高く
なることはない。
以上説明したように本発明によれば、製作コス
トを高めることなくゲート耐圧を高めた自己消弧
型スイツチング半導体装置を得ることができる。
トを高めることなくゲート耐圧を高めた自己消弧
型スイツチング半導体装置を得ることができる。
第１図は従来のGTOの半導体基体の部分的断
面図、第２図は本発明の一実施例になるGTOの
半導体基体の部分的断面図、第３図は横方向拡散
における横方向距離と不純物濃度の関係を示す
図、第４図は階段接合における不純物濃度とブレ
ークダウン電圧の関係を示す図、第５図、第６図
は本発明の他の実施例を示すGTOの半導体基体
の部分的断面図と平面図である。 １１……半導体基体、１２……pE層、１３……
nB層、１４……pB層、１５……nE層、１６……ア
ノード電極、１７……ゲート電極、１８……カソ
ード電極。
面図、第２図は本発明の一実施例になるGTOの
半導体基体の部分的断面図、第３図は横方向拡散
における横方向距離と不純物濃度の関係を示す
図、第４図は階段接合における不純物濃度とブレ
ークダウン電圧の関係を示す図、第５図、第６図
は本発明の他の実施例を示すGTOの半導体基体
の部分的断面図と平面図である。 １１……半導体基体、１２……pE層、１３……
nB層、１４……pB層、１５……nE層、１６……ア
ノード電極、１７……ゲート電極、１８……カソ
ード電極。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体が一対の主表面間に隣接相互で順
次導電型が互に異なる少なくとも３個の半導体層
を有し、一方の主表面に第一の主電極が設けられ
る最外層と制御電極が設けられる最外層に隣接し
た層が露出し、他方の主表面に第二の主電極が設
けられる半導体装置において、上記隣接層がその
下全体が横方向拡散領域となるような大きさの拡
散マスクを用いて形成された拡散層であり、上記
最外層と上記隣接層が作るpn接合の少なくとも
上記一方の主表面と平行をなす部分と上記一方の
主表面とを連結する部分が上記横方向拡散領域に
位置していることを特徴とする半導体装置。 ２ 特許請求の範囲第１項において、前記pn接
合全体が前記隣接層の前記横方向拡散領域に位置
していることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59121800A JPS612364A (ja) | 1984-06-15 | 1984-06-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59121800A JPS612364A (ja) | 1984-06-15 | 1984-06-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS612364A JPS612364A (ja) | 1986-01-08 |
| JPH0217939B2 true JPH0217939B2 (ja) | 1990-04-24 |
Family
ID=14820231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59121800A Granted JPS612364A (ja) | 1984-06-15 | 1984-06-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS612364A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS507424A (ja) * | 1973-05-18 | 1975-01-25 |
-
1984
- 1984-06-15 JP JP59121800A patent/JPS612364A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS612364A (ja) | 1986-01-08 |
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