JPS61237452A - 半導体集積回路の多層配線の製造方法 - Google Patents
半導体集積回路の多層配線の製造方法Info
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- JPS61237452A JPS61237452A JP61079891A JP7989186A JPS61237452A JP S61237452 A JPS61237452 A JP S61237452A JP 61079891 A JP61079891 A JP 61079891A JP 7989186 A JP7989186 A JP 7989186A JP S61237452 A JPS61237452 A JP S61237452A
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
- H10P14/412—Deposition of metallic or metal-silicide materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/062—Manufacture or treatment of conductive parts of the interconnections by smoothing of conductive parts, e.g. by planarisation
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板の拡散領域に至る接触孔および（
または）半導体集積回路の他の導体路平面に至る接触孔
（バイアホール）がアルミニウム合金から成る導体路平
面の生成の前に金属を充填されるような、アルミニウム
合金から成る少なくとも１つの導体路平面を備えた半導
体集積回路の多層配線の製造方法に関する。
または）半導体集積回路の他の導体路平面に至る接触孔
（バイアホール）がアルミニウム合金から成る導体路平
面の生成の前に金属を充填されるような、アルミニウム
合金から成る少なくとも１つの導体路平面を備えた半導
体集積回路の多層配線の製造方法に関する。
半導体デバイスの小形化の進歩につれて、パターンはほ
とんどが１μｍ以下の範囲に生ぜしめられるようになっ
た。半導体基板上の非常に小さな活性領域を電気的に制
御することができるようにするためには、この活性領域
は金属導体路と結合されなければならない。この接触が
所定の個所だけで行われるようにするために、導体路は
たとえば５１０２から成る絶縁膜によって半導体基板か
ら分離される。半導体基板の活性領域への結合は絶縁膜
にエツチング形成された接触孔を介して行われる。同様
な事情はＶＬＢエデバイスにおいても存在しており、そ
の場合に高密度実装された活性領域への給電のために２
つ以上の導体路平面が必要である。この場合にも同様に
電気的接触は異なった導体路平面間の非常に小さな孔を
介して（バイアホール）行われる。
とんどが１μｍ以下の範囲に生ぜしめられるようになっ
た。半導体基板上の非常に小さな活性領域を電気的に制
御することができるようにするためには、この活性領域
は金属導体路と結合されなければならない。この接触が
所定の個所だけで行われるようにするために、導体路は
たとえば５１０２から成る絶縁膜によって半導体基板か
ら分離される。半導体基板の活性領域への結合は絶縁膜
にエツチング形成された接触孔を介して行われる。同様
な事情はＶＬＢエデバイスにおいても存在しており、そ
の場合に高密度実装された活性領域への給電のために２
つ以上の導体路平面が必要である。この場合にも同様に
電気的接触は異なった導体路平面間の非常に小さな孔を
介して（バイアホール）行われる。
回路技術的な検討（たとえば寄生容量）に基づき絶縁膜
はα７〜ｔ５μｍの最小厚さを有さなければならないの
で、接触孔またはバイアホールにおいては１以上の深さ
／直径比が生じる。この非常に小さくかつ深い接触孔に
おいては、導体路材料たとえばアルはニウム合金つまり
アルミニウムーシリコン（１％）が従来のようにスパッ
タ法によって設けられる場合には、接触孔のエツジ部に
おける導体路の膜厚は著しく減少させられる（５５〜８
０チの減少）。導体路は極端に高密度な電流を流される
ので（たとえばＩ Ｘ １０’ Ａ／１Ｗ１２）、それ
ぞれの断面積４良小部は、接触部の異なった材料間の境
界面のところで不所望な材料輸送（拡散。
はα７〜ｔ５μｍの最小厚さを有さなければならないの
で、接触孔またはバイアホールにおいては１以上の深さ
／直径比が生じる。この非常に小さくかつ深い接触孔に
おいては、導体路材料たとえばアルはニウム合金つまり
アルミニウムーシリコン（１％）が従来のようにスパッ
タ法によって設けられる場合には、接触孔のエツジ部に
おける導体路の膜厚は著しく減少させられる（５５〜８
０チの減少）。導体路は極端に高密度な電流を流される
ので（たとえばＩ Ｘ １０’ Ａ／１Ｗ１２）、それ
ぞれの断面積４良小部は、接触部の異なった材料間の境
界面のところで不所望な材料輸送（拡散。
反応）を加速させる局部的な温度上昇を生ぜしめる。こ
のことにより導体路が焼損することがある。
のことにより導体路が焼損することがある。
１以下の深さ／直径比を有する接触孔を被覆する際には
、垂直なエツジ部のところに水平膜厚の２５〜６０％の
膜厚を得るために、多くの措置が施されなければならな
い。
、垂直なエツジ部のところに水平膜厚の２５〜６０％の
膜厚を得るために、多くの措置が施されなければならな
い。
そこで、ボトムス（Ｗ、 Ｒ，Ｂｏｔｔｏｍｓ ）の論
文（刊行物「固体技術」（日ｏ１ｉａ ８ｔａｔｅ Ｔ
ｅｃｈｎｏｌ、）１９８４年８月、第１５５頁〜第１５
９頁）によれば、接触孔のエツジ部を漏斗状断面によっ
て丸く形成することが知られている。
文（刊行物「固体技術」（日ｏ１ｉａ ８ｔａｔｅ Ｔ
ｅｃｈｎｏｌ、）１９８４年８月、第１５５頁〜第１５
９頁）によれば、接触孔のエツジ部を漏斗状断面によっ
て丸く形成することが知られている。
刊行物［固体技術Ｊ （８ｏ１１ｄ ５ｔａｔｅ Ｔｅ
ｃｈｎｏｌ、）１９８４年１月号第１３５頁〜第１３８
頁に掲載されたスεス（工、？、８ｍ１ｔｈ ）の論文
においては、問題点はバイアス電圧を用いて金属化膜を
吹き付けることによって解決している。
ｃｈｎｏｌ、）１９８４年１月号第１３５頁〜第１３８
頁に掲載されたスεス（工、？、８ｍ１ｔｈ ）の論文
においては、問題点はバイアス電圧を用いて金属化膜を
吹き付けることによって解決している。
他の措置は高基板温度における吹き付けである（クラス
（Ｗ、Ｈ，Ｃ１ａｓｓ ） 、 スｉ ｘ （工、Ｆ、
Ｓｍ１ｔｈ渚第３２回および第３３回スパッタリング
スクールズ（Ｓｐｕｔｔｅｒｉｎｇ ５ｃｈｏｏｌｓ
）、スコツトランド州ターンベリー１９８３年１月、お
よびテキサス州ダラス１９８３年１２月、第ｍ−１頁〜
第１ＩＩ−１５頁および第１ＩＩ−２９頁〜第■−３６
頁参照）。
（Ｗ、Ｈ，Ｃ１ａｓｓ ） 、 スｉ ｘ （工、Ｆ、
Ｓｍ１ｔｈ渚第３２回および第３３回スパッタリング
スクールズ（Ｓｐｕｔｔｅｒｉｎｇ ５ｃｈｏｏｌｓ
）、スコツトランド州ターンベリー１９８３年１月、お
よびテキサス州ダラス１９８３年１２月、第ｍ−１頁〜
第１ＩＩ−１５頁および第１ＩＩ−２９頁〜第■−３６
頁参照）。
以前には接触部の充填のために、非常に良好にエツジ部
を覆うことで優れているＣ Ｖ Ｄ （Ｃｈｅｍｉｃａ
ｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法も同様に使１
用されていた。
を覆うことで優れているＣ Ｖ Ｄ （Ｃｈｅｍｉｃａ
ｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法も同様に使１
用されていた。
その場合圧は２つの異なった方法に区別できる。
ａ）プロアズ（Ｄ、Ｌ、Ｂｒｏｒｅ ）等の論文（刊行
物「固体技術Ｊ （５ｏｌｉｄ ８ｔａｔｅ Ｔｅｃｈ
ｎｏｌ、）１９８４年４月号、第５１３頁〜第３１４頁
）により公知であるように、タングステンの使用のもと
に、接触孔を含めて絶縁膜上に金属化膜を全面的に生成
する方法。ＣＶＤ法によって良好にエツジ部を被覆する
ことにより、ａ＊は接触孔内に全ての面からほぼ等しい
速さで成長し、従って接触孔が充１１（穴埋め）される
。この状態は接触孔の直径のほば半分以上に相当する膜
厚（水平パターンで測定して）において生じる。金Ｍｉ
ｌｌが再び全面的にエツチング除去されると、金属が絶
縁膜から完全に分離されると共に、接触孔にはまだ金属
が充填されて残される。
物「固体技術Ｊ （５ｏｌｉｄ ８ｔａｔｅ Ｔｅｃｈ
ｎｏｌ、）１９８４年４月号、第５１３頁〜第３１４頁
）により公知であるように、タングステンの使用のもと
に、接触孔を含めて絶縁膜上に金属化膜を全面的に生成
する方法。ＣＶＤ法によって良好にエツジ部を被覆する
ことにより、ａ＊は接触孔内に全ての面からほぼ等しい
速さで成長し、従って接触孔が充１１（穴埋め）される
。この状態は接触孔の直径のほば半分以上に相当する膜
厚（水平パターンで測定して）において生じる。金Ｍｉ
ｌｌが再び全面的にエツチング除去されると、金属が絶
縁膜から完全に分離されると共に、接触孔にはまだ金属
が充填されて残される。
ｂ）たとえば、刊行物［電気化学学会 固体科学と技術
Ｊ （Ｊ、Ｋｌｅｃｔｒ、Ｏｈｅｍ、Ｓｏｃ、Ｅｌｏｌ
ｉｄ ５ｔａｔｅＳｃｉ、ａｎｄ Ｔｅｃｈｎｏｌ）
１９８４年、第１４２７１８１〜第１４３６頁に掲載さ
れたブロードペント（Ｋ。
Ｊ （Ｊ、Ｋｌｅｃｔｒ、Ｏｈｅｍ、Ｓｏｃ、Ｅｌｏｌ
ｉｄ ５ｔａｔｅＳｃｉ、ａｎｄ Ｔｅｃｈｎｏｌ）
１９８４年、第１４２７１８１〜第１４３６頁に掲載さ
れたブロードペント（Ｋ。
Ｋ、Ｂｒｏａｄｂｅｎｔ ）等の論文、またはヨーロッ
パ特許出願１Ｊ９０５１９号によって知られているよう
に、接触孔の充填材としてタングステンまたはタンタル
ケイ化物の使用のもとに、接触孔内に金属化膜を選択的
に生成する方法、ＣＶＤ法のこの変形例においては、被
膜化プロセスは、被膜を生ぜしめる化学反応が所定の基
板材料たとえばシリコンとの反応の始まりにより局部的
に生ぜしめられるように調整される。それにより、接触
孔社少なくとも部分的には１金属“によって充填される
ようになる。
パ特許出願１Ｊ９０５１９号によって知られているよう
に、接触孔の充填材としてタングステンまたはタンタル
ケイ化物の使用のもとに、接触孔内に金属化膜を選択的
に生成する方法、ＣＶＤ法のこの変形例においては、被
膜化プロセスは、被膜を生ぜしめる化学反応が所定の基
板材料たとえばシリコンとの反応の始まりにより局部的
に生ぜしめられるように調整される。それにより、接触
孔社少なくとも部分的には１金属“によって充填される
ようになる。
上述し％ａｖｎ法の欠点は、条件付きでなければ仁のＣ
ＶＤ法を半導体集積デバイスの製作プロセスに適用する
ことができないことである。
ＶＤ法を半導体集積デバイスの製作プロセスに適用する
ことができないことである。
タングステンはしかも５５０℃〜５５０℃の温度におい
ては１μｍの膜厚まで選択的にシリコンもしくはアルミ
ニウム上に堆積することができるが、しかしながら５０
０℃以上の温度の際にはシリコンおよび（または）アル
ミニウムとの反応を生じ、このことにより接触部の電気
的特性が悪化せしめられる。さらに１選択的に生ぜしめ
られる反応（２ＷＦｇ＋３８１−＋３８１’Ｆ４＋２Ｗ
）に基づいて選択的にタングステンを堆積させる際にシ
リコンがエツチングされ（８１１Ｆ４は高蒸気圧を有す
る）、このことによって、ドーピング領域と基板との短
絡が生ぜしめられ得る。タングステンはその後に堆積さ
れるアルミニウムと同様に反応し得るのて、この境界面
においても欠陥個所が生じる。たとえば２つのアルミニ
ウム導体路平面１％１７のパイ７ホールの充填のために
タングステンを全面的に堆積させることが必要である場
合には、被膜化温度を５００℃以下にすることに注意す
べきである。というのはそうでなければ、絶縁材料（機
械的応力）およびアルミニ９ム合金繞（結晶化）が損傷
を受けるからである。他の欠点は製作上アルミニウムと
タングステンとに対するエツチングプロセスが必要であ
ることである。さらに、タングステンはアルミニウムよ
りも高い電気固有抵抗を有する。
ては１μｍの膜厚まで選択的にシリコンもしくはアルミ
ニウム上に堆積することができるが、しかしながら５０
０℃以上の温度の際にはシリコンおよび（または）アル
ミニウムとの反応を生じ、このことにより接触部の電気
的特性が悪化せしめられる。さらに１選択的に生ぜしめ
られる反応（２ＷＦｇ＋３８１−＋３８１’Ｆ４＋２Ｗ
）に基づいて選択的にタングステンを堆積させる際にシ
リコンがエツチングされ（８１１Ｆ４は高蒸気圧を有す
る）、このことによって、ドーピング領域と基板との短
絡が生ぜしめられ得る。タングステンはその後に堆積さ
れるアルミニウムと同様に反応し得るのて、この境界面
においても欠陥個所が生じる。たとえば２つのアルミニ
ウム導体路平面１％１７のパイ７ホールの充填のために
タングステンを全面的に堆積させることが必要である場
合には、被膜化温度を５００℃以下にすることに注意す
べきである。というのはそうでなければ、絶縁材料（機
械的応力）およびアルミニ９ム合金繞（結晶化）が損傷
を受けるからである。他の欠点は製作上アルミニウムと
タングステンとに対するエツチングプロセスが必要であ
ることである。さらに、タングステンはアルミニウムよ
りも高い電気固有抵抗を有する。
シリコン上に選択的にタンタルケイ化物を堆積させるこ
とは安定な材料の組合せ（９００℃まで）。
とは安定な材料の組合せ（９００℃まで）。
従って安定な電気値を提供するが、しかしながらたとえ
ば６５０℃の堆積温度はバイアホールの充填方法に使用
し得るＫは高すぎる。
ば６５０℃の堆積温度はバイアホールの充填方法に使用
し得るＫは高すぎる。
７’ｏセスの簡単化のために、シリコンに至ル接触孔に
対しておよびアルミニウム導体路間のバイアホールに対
して同じ充填方法を使用し得るようにすることは有利で
ある。材料としてたとえばアルミニウムまたはアルミニ
ウム合金を使用することは特に有利である。
対しておよびアルミニウム導体路間のバイアホールに対
して同じ充填方法を使用し得るようにすることは有利で
ある。材料としてたとえばアルミニウムまたはアルミニ
ウム合金を使用することは特に有利である。
刊行物「固体薄１１％ Ｊ （’ｒｈｉｎ ５Ｏ１ｉｃ
Ｌ Ｆｉｌｍｓ ）１１４（１９８４）の第６６７貞〜
第６７７頁に掲載されたグリーン（Ｍ−Ｌ、Ｇｒｅｅｎ
）等の論文から明らかであるように、ＣＶＤ法を用い
たのでは約２７０℃の温度で純粋なアルミニウム膜しか
生成することができない。すなわち、半導体技術にアル
ミニウムーＯＶＤ法を適用することはそれゆえに可能で
はない。導体路材料としての純粋アルミニウムは耐電気
泳動度が小さく、さらに極めて簡単にシリコンを溶解し
てしまい、その結果接触部の破壊が生ぜしめられる。ア
ルミニウム・スパイキング（ａｌｕｍｉｎｕｍ −ｓｐ
ｉｋｉｎｇ ）として知られている効果の詳細について
は刊行物「薄膜の拡散と反応Ｊ （Ｔｈ１ｎ Ｆｉｌｎ
ｓ工ｎｔｅｒｄｉｆｆｕｓｉｏｎ ａｎｄＲｅａｃｔｉ
ｏｎｓ ） １９７８年二ニー・ヨーク、 Ｊｏｈｎ
Ｗｌｌｅｙ ａｎｄ ５ｏｎｓ 社発行、第１５頁〜
第２０頁に掲載されたポーチ（１，Ｍ、 Ｐｏａｔｅ
）の報告書から知ることができる。この方法（ＯＶＤ法
）の他の欠点は、（１５μｍ以上の膜厚の際には粗さが
、材料をホトリトグラフではもはやパターン化すること
ができないほど、大きくなってしまうことである。同時
に導体路の有効断面積が低下し、このことにより局部的
に非常に高り電流密度にさせられる。
Ｌ Ｆｉｌｍｓ ）１１４（１９８４）の第６６７貞〜
第６７７頁に掲載されたグリーン（Ｍ−Ｌ、Ｇｒｅｅｎ
）等の論文から明らかであるように、ＣＶＤ法を用い
たのでは約２７０℃の温度で純粋なアルミニウム膜しか
生成することができない。すなわち、半導体技術にアル
ミニウムーＯＶＤ法を適用することはそれゆえに可能で
はない。導体路材料としての純粋アルミニウムは耐電気
泳動度が小さく、さらに極めて簡単にシリコンを溶解し
てしまい、その結果接触部の破壊が生ぜしめられる。ア
ルミニウム・スパイキング（ａｌｕｍｉｎｕｍ −ｓｐ
ｉｋｉｎｇ ）として知られている効果の詳細について
は刊行物「薄膜の拡散と反応Ｊ （Ｔｈ１ｎ Ｆｉｌｎ
ｓ工ｎｔｅｒｄｉｆｆｕｓｉｏｎ ａｎｄＲｅａｃｔｉ
ｏｎｓ ） １９７８年二ニー・ヨーク、 Ｊｏｈｎ
Ｗｌｌｅｙ ａｎｄ ５ｏｎｓ 社発行、第１５頁〜
第２０頁に掲載されたポーチ（１，Ｍ、 Ｐｏａｔｅ
）の報告書から知ることができる。この方法（ＯＶＤ法
）の他の欠点は、（１５μｍ以上の膜厚の際には粗さが
、材料をホトリトグラフではもはやパターン化すること
ができないほど、大きくなってしまうことである。同時
に導体路の有効断面積が低下し、このことにより局部的
に非常に高り電流密度にさせられる。
そこで本発明は、このような問題点を取力除き、安定な
低オーミツク接触を導体路平面と半導体基板との間、お
よび異なった導体路平面間、同様にＶＬ［３Ｉ回路にも
製作することのできる、半導体集積回路の多層配線の製
造方法を提供することを目的とする。
低オーミツク接触を導体路平面と半導体基板との間、お
よび異なった導体路平面間、同様にＶＬ［３Ｉ回路にも
製作することのできる、半導体集積回路の多層配線の製
造方法を提供することを目的とする。
〔問題点を解決するための手段〕
この目的を達成するために本発明は、冒頭で述べた種類
の製造方法において。
の製造方法において。
ａ）金属充填物として低圧気相成長法（ＬＰ−ＯＶＤ）
によって製作されたアルミニウムが使用され。
によって製作されたアルミニウムが使用され。
ｂ）アルミニウム膜は、完全に平坦状の表面が生じるよ
うな膜厚にて、接触孔を含む表面上に設けられ、 Ｃ）前記アルミニウム膜は前記接触孔を含む表面が露出
するまで再び全面的に除去され、前記接触孔だけに前記
アルミニウムが充填されて残され。
うな膜厚にて、接触孔を含む表面上に設けられ、 Ｃ）前記アルミニウム膜は前記接触孔を含む表面が露出
するまで再び全面的に除去され、前記接触孔だけに前記
アルミニウムが充填されて残され。
ｄ）その上に、アルミニウムーシリコン合金力ら成る導
体−がスパッタ法によって所望の膜厚で生成されてパタ
ーン化される、 ことを特徴とする。
体−がスパッタ法によって所望の膜厚で生成されてパタ
ーン化される、 ことを特徴とする。
ＬＰ−ＯＶＤ−アルミニウムプロセスは導体路の製作の
ために使用されるのではなく、むしろ接触孔もしくはバ
イアホールの充填のために使用され、公知のスパッタ法
にて、導体路用に適しかつ高密度電流が流されるアルミ
ニウム合金（本発明に基づく一実施例によれば１９６の
シリコンと１ｌｌＬ２％のチタンとから成るアルミニウ
ムー７リコンーチタンから成る）が設けられるので、接
触孔領域における膜厚の減少は生ぜず、従って導体路の
有効断面積の低下が生じることがない。
ために使用されるのではなく、むしろ接触孔もしくはバ
イアホールの充填のために使用され、公知のスパッタ法
にて、導体路用に適しかつ高密度電流が流されるアルミ
ニウム合金（本発明に基づく一実施例によれば１９６の
シリコンと１ｌｌＬ２％のチタンとから成るアルミニウ
ムー７リコンーチタンから成る）が設けられるので、接
触孔領域における膜厚の減少は生ぜず、従って導体路の
有効断面積の低下が生じることがない。
シリコン基板の活性領域に至る接触孔に純粋アルミニウ
ムが拡散流入するのを阻止するために。
ムが拡散流入するのを阻止するために。
本発明の一つの実施態様においては、既にヨーロッパｔ
ｐｌ許出ＭＪ１３２７２０号に記載されているように、
３５モルチのタンタルを有するタンタル−シリコンから
成る薄い拡散障壁が設けられる。
ｐｌ許出ＭＪ１３２７２０号に記載されているように、
３５モルチのタンタルを有するタンタル−シリコンから
成る薄い拡散障壁が設けられる。
タンタルケイ化物はＬＰ−ＯＶＤ法にて非常に良好に堆
積させることができる。なお、パイ７ホールの充填の際
には障壁膜は必要ではなか。
積させることができる。なお、パイ７ホールの充填の際
には障壁膜は必要ではなか。
既に公知であるＬＰ−ＯＶＤ−アルミニウム法は接触孔
もしくはパイ７ホールの充填のためにしか使用されない
ので、純粋アルミニウムだけが堆積され得るという事実
は重要ではない。というのは、接触孔の容積は導体路容
積に比べて著しく小さいからである。アルミニウムー７
リコンーチタフ合金と純粋アルミニウムとの間の濃度平
衡によって欠陥個所は生じない。さらに、粗いＬｐ−ｃ
ＶＤ−アルミニウムは再エツチングされるので。
もしくはパイ７ホールの充填のためにしか使用されない
ので、純粋アルミニウムだけが堆積され得るという事実
は重要ではない。というのは、接触孔の容積は導体路容
積に比べて著しく小さいからである。アルミニウムー７
リコンーチタフ合金と純粋アルミニウムとの間の濃度平
衡によって欠陥個所は生じない。さらに、粗いＬｐ−ｃ
ＶＤ−アルミニウムは再エツチングされるので。
粗さを乱すフォト（光）技術もこのプロセスステップの
ためには必要ではない。
ためには必要ではない。
次に本発明の一実施例を図面に基づいて詳細に説明する
。、第１図ないしｌＪ５図には、純粋アルミニウム−〇
ＶＤによって接触孔（たとえばバイアホール）に充填す
る際の本発明の主要な工程が断面図で示されている。図
面において同一部分には同一符号が付されている。
。、第１図ないしｌＪ５図には、純粋アルミニウム−〇
ＶＤによって接触孔（たとえばバイアホール）に充填す
る際の本発明の主要な工程が断面図で示されている。図
面において同一部分には同一符号が付されている。
第１図に示した工程に訃いては、第１のアルミニウム導
体路平面１上に、絶縁膜として作用する５ｉｏ２膜２が
設けられる。この８１０２層２には接触孔５がエツチン
グ形成される。アルミニウムの全表面が覆われるまで、
ＬＰ−ＯＶＤ法によって全面的に純粋なアルミニウム膜
４が生成される。
体路平面１上に、絶縁膜として作用する５ｉｏ２膜２が
設けられる。この８１０２層２には接触孔５がエツチン
グ形成される。アルミニウムの全表面が覆われるまで、
ＬＰ−ＯＶＤ法によって全面的に純粋なアルミニウム膜
４が生成される。
その際に、次のプロセスパラメータが調整される。
トリイソブチル−アルミニウム（ＴよりＡ）がたとえば
４５℃で気化させられ、加熱された石英管（たとえば２
６０℃）内に導入される。石英管内は真空ポンプによっ
て得られるたとえばα５〜１ｍｂａｒの低圧にされてい
る。２６０℃でＴＩＢＡが分解され、その際にＡｔは石
英管内に存在するシリコンウェハ上に凝結される。分解
によって生じる産出物、たとえば、水素およびインブチ
レンは排出される。膜生成量は約５０ ｎｍ／―である
。
４５℃で気化させられ、加熱された石英管（たとえば２
６０℃）内に導入される。石英管内は真空ポンプによっ
て得られるたとえばα５〜１ｍｂａｒの低圧にされてい
る。２６０℃でＴＩＢＡが分解され、その際にＡｔは石
英管内に存在するシリコンウェハ上に凝結される。分解
によって生じる産出物、たとえば、水素およびインブチ
レンは排出される。膜生成量は約５０ ｎｍ／―である
。
第２図に示した工程においては、純粋なアルミニウム膜
４はその後全面的に、接触孔６を有する５ｉｏ２膜２０
表面が再び露出するまで除去され。
４はその後全面的に、接触孔６を有する５ｉｏ２膜２０
表面が再び露出するまで除去され。
接触孔３だけにアルミニウム４が充填されて残されるよ
うにされる。エツチングプロセスは三塩化ホウ素と塩素
とから成るプラズマ内で行われる。
うにされる。エツチングプロセスは三塩化ホウ素と塩素
とから成るプラズマ内で行われる。
第５図に示した工程においては、周知のスパッタ法によ
って＠２図に示した装置には、導体路に適しかつ高密度
電流に耐えるアルきニウム−シリコン−チタン合金５が
第２のアルミニウム導体路平面として設けられる。
って＠２図に示した装置には、導体路に適しかつ高密度
電流に耐えるアルきニウム−シリコン−チタン合金５が
第２のアルミニウム導体路平面として設けられる。
回路の製作は公知の方法で行われる。
本発明の枠内で、多数の導体路平面のためにプロセスを
任意に何度も繰り返すことができる。
任意に何度も繰り返すことができる。
上述したプロセスによって、アルミニウム導体路平面と
半導体との間および遣々のアルミニウム導体路平面間に
は非常に信頼できる接触が製作される。高信頼性はスパ
ッタリングされたアルミニウム合金膜がある程度平坦状
の基板に設けられることによって実現される。接触孔も
しくはノ（イアホール内では膜厚減少が生じないので、
この個所での有効電流密度は僅かとなり、その結果接触
部は高寿命を有するようになる。しかしながら。
半導体との間および遣々のアルミニウム導体路平面間に
は非常に信頼できる接触が製作される。高信頼性はスパ
ッタリングされたアルミニウム合金膜がある程度平坦状
の基板に設けられることによって実現される。接触孔も
しくはノ（イアホール内では膜厚減少が生じないので、
この個所での有効電流密度は僅かとなり、その結果接触
部は高寿命を有するようになる。しかしながら。
たとえばさらに小形化する場合には、電流密度を高める
ことができる。
ことができる。
僅かなステップのアルミニウム合金膜を有することによ
って、バイアホールおよび接触孔の配置に関してデバイ
ス設計する際にある種の規則（設計規則）が緩和され、
その結果デバイスにさらに高密度で実装する際にも高信
頼性を得ることができる。
って、バイアホールおよび接触孔の配置に関してデバイ
ス設計する際にある種の規則（設計規則）が緩和され、
その結果デバイスにさらに高密度で実装する際にも高信
頼性を得ることができる。
本発明の他の利点は、アルミニウムが非常に僅少な電気
固有抵抗を有し、アルばニウムに対するエツチングプロ
セスは製作上接触孔の充填のためと導体路平面のパター
ン化のためにしか必要とされないという点にある。
固有抵抗を有し、アルばニウムに対するエツチングプロ
セスは製作上接触孔の充填のためと導体路平面のパター
ン化のためにしか必要とされないという点にある。
第１図ないし第３図は本発明の一実施例におけるそれぞ
れ異なった工程について説明するだめの断面図である。 １・・・第１のアルミニウム導体路平面、２・・・５１
０２膜、３・・・接触孔、４・・・アルミニウム膜、５
・・・第２のアルミニウム導体路平面。
れ異なった工程について説明するだめの断面図である。 １・・・第１のアルミニウム導体路平面、２・・・５１
０２膜、３・・・接触孔、４・・・アルミニウム膜、５
・・・第２のアルミニウム導体路平面。
Claims (1)
- 【特許請求の範囲】 １）半導体基板の拡散領域に至る接触孔および（または
）半導体集積回路の他の導体路平面に至る接触孔（バイ
アホール）がアルミニウム合金から成る導体路平面の生
成の前に金属を充填されるような、アルミニウム合金か
ら成る少くとも１つの導体路平面を備えた半導体集積回
路の多層配線の製造方法において、ａ）金属充填物（４
）として低圧気相成長法（ＬＰ−ＣＶＤ）によつて製作
されたアル ミニウムが使用され、 ｂ）アルミニウム膜（４）は、完全に平坦状の表面が生
じるような膜厚にて、前記接触 孔（３）を含む表面（１、２）上に設けら れ、 ｃ）前記アルミニウム膜（４）は前記接触孔（３）を含
む表面（２）が露出するまで再 び全面的に除去され、前記接触孔（３）だ けに前記アルミニウム（４）が充填されて 残され、 ｄ）その上に、アルミニウム−シリコン合金から成る導
体路（５）がスパッタ法によつ て所望の膜厚で生成されてパターン化され る、 ことを特徴とする半導体集積回路の多層配線の製造方法
。 ２）多数の導体路平面のためにプロセスが任意に何度も
繰り返されることを特徴とする特許請求の範囲第１項記
載の方法。 ３）シリコン含有量１％とチタン含有量０．２％とを有
する前記導体路平面（５）用のアルミニウム合金が使用
されることを特徴とする特許請求の範囲第１項または第
２項記載の方法。 ４）シリコン基板の拡散領域に至る接触孔が充填される
前に、３５モル％のタンタルを有するタンタル−シリコ
ン合金が拡散障壁として堆積されることを特徴とする特
許請求の範囲第１項ないし第３項のいずれか１項に記載
の方法。 ５）障壁膜は５０〜１５０ｎｍの範囲の膜厚に調整され
ることを特徴とする特許請求の範囲第４項記載の方法。 ６）前記アルミニウム膜（４）の全面的な除去はドライ
エッチングによつて三塩化ホウ素と塩素とから成るプラ
ズマ内で行われることを特徴とする特許請求の範囲第１
項ないし第５項のいずれか１項に記載の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3513024 | 1985-04-11 | ||
| DE3513024.5 | 1985-04-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61237452A true JPS61237452A (ja) | 1986-10-22 |
Family
ID=6267752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61079891A Pending JPS61237452A (ja) | 1985-04-11 | 1986-04-07 | 半導体集積回路の多層配線の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0199030A3 (ja) |
| JP (1) | JPS61237452A (ja) |
| KR (1) | KR860008599A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS642374A (en) * | 1987-06-24 | 1989-01-06 | Nec Corp | Manufacture of field-effect transistor |
| JPS6459936A (en) * | 1987-08-03 | 1989-03-07 | American Telephone & Telegraph | Manufacture of integrated circuit |
| US5627345A (en) * | 1991-10-24 | 1997-05-06 | Kawasaki Steel Corporation | Multilevel interconnect structure |
| KR100303873B1 (ko) * | 1992-08-12 | 2001-11-30 | 조셉 제이. 스위니 | 집적회로구조물의하부패턴화된금속층과전기적으로연결되는비아에저저항성알루미늄플러그를형성하는방법 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4910580A (en) * | 1987-08-27 | 1990-03-20 | Siemens Aktiengesellschaft | Method for manufacturing a low-impedance, planar metallization composed of aluminum or of an aluminum alloy |
| EP0465152B1 (en) * | 1990-06-29 | 1996-03-20 | Canon Kabushiki Kaisha | Method for producing semiconductor device having alignment mark |
| EP0480580A3 (en) * | 1990-09-10 | 1992-09-02 | Canon Kabushiki Kaisha | Electrode structure of semiconductor device and method for manufacturing the same |
| JP3382357B2 (ja) * | 1993-08-27 | 2003-03-04 | ヤマハ株式会社 | 配線形成方法 |
| US5776827A (en) * | 1993-08-27 | 1998-07-07 | Yamaha Corporation | Wiring-forming method |
| KR100220933B1 (ko) * | 1995-06-30 | 1999-09-15 | 김영환 | 반도체 소자의 금속배선 형성방법 |
| US6139697A (en) * | 1997-01-31 | 2000-10-31 | Applied Materials, Inc. | Low temperature integrated via and trench fill process and apparatus |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59154040A (ja) * | 1983-02-22 | 1984-09-03 | Toshiba Corp | 半導体装置の製造方法 |
| DE3326142A1 (de) * | 1983-07-20 | 1985-01-31 | Siemens AG, 1000 Berlin und 8000 München | Integrierte halbleiterschaltung mit einer aus aluminium oder aus einer aluminiumlegierung bestehenden aeusseren kontaktleiterbahnebene |
-
1986
- 1986-03-04 EP EP86102821A patent/EP0199030A3/de not_active Withdrawn
- 1986-04-03 KR KR1019860002530A patent/KR860008599A/ko not_active Withdrawn
- 1986-04-07 JP JP61079891A patent/JPS61237452A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS642374A (en) * | 1987-06-24 | 1989-01-06 | Nec Corp | Manufacture of field-effect transistor |
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| US5627345A (en) * | 1991-10-24 | 1997-05-06 | Kawasaki Steel Corporation | Multilevel interconnect structure |
| US5946799A (en) * | 1991-10-24 | 1999-09-07 | Kawasaki Steel Corporation | Multilevel interconnect method of manufacturing |
| KR100303873B1 (ko) * | 1992-08-12 | 2001-11-30 | 조셉 제이. 스위니 | 집적회로구조물의하부패턴화된금속층과전기적으로연결되는비아에저저항성알루미늄플러그를형성하는방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR860008599A (ko) | 1986-11-17 |
| EP0199030A3 (de) | 1987-08-26 |
| EP0199030A2 (de) | 1986-10-29 |
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