JPS58163060A - マイクロプロセツサ・システム、マイクロコンピユ−タ装置及びマイクロプロセツサ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は集積形の半導体装置及びシステム、特にマイク
ロプロセッサ・システム、マイクロコンピュータ装置及
びマイクロプロセッサ装置に関し、更に詳細には、単一
チップ・マイクロコンピュータ形式の高速度の小形化σ
れた電子的ディジタル信号処理システムという特徴を有
するものである。

マイクロプロセッサ装置は、米国特許牙３、り、！ｔ？
　、　、３０１．号に示されているように、「ＭＯ８／
ＬＳＩＪ法によって製作される単一の半導体集積回路ま
たは「チップ」内に通例包含されるディジタル・プロセ
ッサのだめの中央処理装置すなわちＣＰＵである。この
米国特許には、並列型演算／論理ユニット（以下ＡＬＵ
ともいう）、データ及びアドレスのためのレジスタ、命
令レジスタ及び制御デコーダを含む単一チップ形ｇビッ
トＣＰＵが示されており、上記諸部材は全て７オン・ノ
イマン（Ｖｏｎ　Ｎｅｕｍａｎ）　　構造を用いて相互
接続されており、そして、データ、アドレス及び命令の
だめの双方向並列バスを使用している。米国特許矛り、
θり’１，３！；／号には単一チップ「マイクロコンピ
ュータ」型の装置が示されておシ、該装置は、プログラ
ム記憶のためのオンチップＲＯＭ及びデータ記憶のだめ
のオンチップＲＡＭとともにダビット並列ＡＬＵ及びそ
の制御回路を有してバーバード（Ｈａｒｖａｒｄ）構造
に構成されている。マイクロプロセッサなる語は、通例
、プログラム及びデータ記憶のために外部メモリを使用
する装置を指し、一方、マイクロコンピュータなる語は
、プログラム及びデータ記憶のためにオンチップＲＯＭ
及びＲＡＭを有する装置を指す。しかし、これら用語は
また互換的に用いられており、本発明の若干の特徴につ
いては制限的なものではない。

米国特許牙３　、７３７　、３０Ａ号及び十ダ、　０７
’ｌ　、　３！／号が最初に出願された７９７７年以来
、マイクロプロセッサ及ヒマイクロコンピュータにおい
て、これら装置の速度及び能力を増大し且つ製造費を低
減するために多くの改良が行なわれており、より小さい
空間、即ちよシボさいチップ大きさ内によシ多くの回路
及び機能を提供するようになってきている。改良された
ＶＬＳＩ半導体処理及び写　ゆ真食刻法により、より狭
い線巾及びより高い解像度が可能となり、回路密度の増
大及びより高い速度が得られているが、回路及びシステ
ムの改良はまた、より小さいチップ大きさをもって増大
しだ性能を得るという目標に寄与するものである。マイ
クロコンピュータにおけるこれら改良のうちのいくつか
は、米国特許牙Ｊ、９９／、、？０３号、牙ダ、　／３
４　、９２７号、　牙３，９３’１．コ３３号、牙３，
９２／、／’７．２号、　刈１３，９θ０，７ココ号、
牙Ｊ、９．３２．ｇ’ｌＡ号、　牙３　、９３９　、．
３．３！ｒ号、オフ、　／２！；、　９０１号、　牙り
、／！；ｇ、１１．３λ号、牙３，７左７．３０ｇ号、
　及び牙３．ｑｇｔｔ、ｇｉｔ号に開示されている。こ
れら米国特許に記載されている装置はバーバード構造で
あってｔビット型であり、計算器及び制御器への適用に
特に好適する。

この技術の発展に伴うマイクロプロセッサ及びマイクロ
コンピュータ装置の更に他の例が種々の出版物に記載さ
れている。即ち、７９７．２年９月２Ｓ日のエレクトｏ
ニクス（Ｅｌｅｃｔｒｏｎｉｃｓ）誌の矛３１頁ないし
牙３コ頁には、オンチップＲＯＭ及びＲＡＭを有するｔ
ビット・ＰチャネルＭＯ８形マイクロコンピュータが示
されておシ、このマイクロコンピュータは米国特許牙Ｊ
、９９／、３８号に類似したものである。米国特許牙、
？　、　７３７　、３０Ａ号のマイクロプロセッサに類
似する最も広く用いられているｇビット・マイクロプロ
セッサの二つの例が、／９７’１年ｑ月１ｇ日のエレク
トロニクス誌の牙Ｉｒｇ頁ないし１９３頁に（モトロー
ラ（Ｍｏｔｏｒｏｌａ）　Ａｇ００型）、及び牙９５頁
ないし牙１００頁に（インテル（Ｉｎｔｅｌ）　ｇＯｇ
Ｏ型）記載されている。ｂｇｏｏ型のマイクロコンピュ
ータが７９７ｇ年コ月コ日のエレクトロニクス誌の牙９
Ｓ頁ないし牙１０３頁に記載ちれている。同様に、ｇｏ
ｇｏ型の単一チック・マイクロコンピュータが７９７６
年７７月２３日のエレクトロニクス誌の牙？９頁ないし
矛ｌＯ３頁に示されている。

他の単一チック・マイクロコンピュータであるモスチッ
ク（Ｍｏｓｔｅｋ）　　３ｇ７コ型がｉｑｑｇ年Ｓ月ｌ
／日のエレクトロニクス誌の牙ｌＯ５頁ないし矛／１０
頁に示されており、また６ｇｏθ型の改良型が１９７９
年デ月１７日のエレクトロニクス誌の矛ｌココ頁ないし
牙／コＳ頁に開示されている。

「ｑｑｏｏファミリ・システムズ・デザイン」（９９０
０Ｆａｍｉｌｙ　Ｓｙｓｔｅｍｓ　Ｄｅｓｉｇｎ）　　
なる書名の書籍に記載されているパーツ番号ＴＭＳ　デ
９００のような、ミニコンピユータ命令セットを基礎と
する７６ビツト・マイクロプロセッサが発展してきてい
る。

上記書籍は、米国、テキサス洲り７θθ八ヒユーストン
市、Ｍ／　Ｓ　ｂｌｌｏ４ｔ、私書籍／り４ｔ、？のテ
キサス・インストルメンツ社（ＴＩＳＸＩＬＩ　Ｉｎｓ
ｔｒｕｍｅｎｔｓＩｎｃｏｒｐｏｒａｔｅｄ）から７９
７１年に発刊されたものであり、米国議会図書館のカタ
ログ番号７ｇ−ｏｓｇｏｏ！ｒとなっている。　ｇｏｇ
ｏ型から発展した７６ビツト・マイクロプロセッサであ
るざＯｇ乙型が１９７１年二月ｌ６日のエレクトロニク
ス誌の牙９デ頁ないし牙ｌＯダ頁に記載されておシ、ま
た、６ｇθθθ型（ｔｇｏｏ型を基礎としたもの）なる
７６ビツト・マイクロプロセッサが、１９７ｇ年９月７
日のエレクトロニック・デザイン（Ｅｌｅｃｔｒｏｎｉ
ｃ　Ｄｅｓｉｇｎ）　誌のｉ／　００頁ないしオー １０り頁に、及びＩ　ＥＥＥコンピュータ（Ｉ　ＥＥＥ
Ｃｏｍｐｕｔｅｒ）誌、オー、２巻、１２号（１９７９
年）の矛り３頁ないし牙Ｓコ頁に記載されている。

これら従来のｇビット及び７６ビツトのマイクロプロセ
ッサ及びマイクロコンピュータは多重アドレス／データ
バスを有するフォノ・ノイマン（Ｖｏｎ　Ｎｅｕｍａｎ
ｎ）構造の汎用処理装置であシ、そのうちの若干は、ガ
タグ（Ｇｕｔｔａｇ）　、　　マクドナフ（ＭｃＤｏｎ
ｏｕｇｈ）及びローズ（Ｌａｗｓ）　　によるｉｑｇ。

年／１月−を日出願の米国特許出願矛２０９，９／ｊ？
号、またはへイン（Ｈａｙｎ）　、　　マクドナフ及び
ペレイ（Ｂｅ　１１ａｙ）　　による／９ｇ／年弘月７
３日出願の米国特許出願矛−３３．ｌ、、２ダ号（いず
れもテキサス・インストルメンツ社に論渡されている）
において、及びＩＥＥＥ　、Ｃペクトラム（ＩＥＥＥ　
Ｓｐｅｃｔｒｕｍ　）誌、／９り９年３月号の矛コｇ頁
ないし牙３４を頁にマクケビット（Ｍｃｋｅｖ　ｉ　ｔ
　ｔ　）　　及びペイリス（Ｂａｙｌｉｍｍ）によシ、
または１９り９年１．２月の１７７回年次マイクロプロ
グラミング研究会会報（Ｐｒｏｃｅｅｄｉｎｇｓ／／　
ｔｈ　Ａｎｎｕａｌ　Ｍｉｃｒｏｐｒｏｇｒａｍｍｉｎ
ｇ　Ｗｏｒｋｓｈｏｐ）にステインタ（Ｓｔｉｎｔｔｅ
ｒ）　　及びトレデニツク（Ｔｒｅｄｅｎｉｃｋ）によ
って記載されているように、マイクロコード式となって
いる。マイクロコーディングは、最初／９３／年にウィ
ルケス（Ｗｌ　１　ｋｅ　ｓ　）が述べたものであシ、
命令語によって入れられるマイクロ命令シーケンスを記
憶するために制御ＲＯＭを用いる。プログラマは高いレ
ベルの機械語でプログラムを書く。従って、アセンブリ
言語コード文の数を減らすことができ、従って、プログ
ラム作成費が低減する。

これに対して、本発明の特徴は、以降に説明する実施例
に従って専用高速度マイクロコンピュータ装置に好まし
く採用できるものであり、この実施例は、速度及び性能
上のかなシの利点を得るために、いくつかの主要な点に
おいて上記従来のマイクロプロセッサ装置と異なってい
る。この本発明装置は、一般に、バーバード構造を変形
した非マイクロコード式処理装置である。

本発明の主目的は、改良された特徴を有するマイクロコ
ンピュータ装置及びシステム、特にリアルタイム・ディ
ジタル信号処理等に好適するマイクロコンピュータ装置
及びシステムを提供することＫある。本発明の他の目的
は、能力を増強した高速度マイクロコンピュータ−を提
供することにある。

概略説明すると、本発明の一実施例によれば、本発明の
諸特徴は、プログラム及びデータのための別々のアドレ
ス及びデータ経路とともに別々のオンチップ形プログラ
ムＲＯＭ及びデータＲＡＭを有する単一チップ形マイク
ロコンピュータ装置を用いるリアルタイム・ディジタル
信号処理のためのシステムに含まれている。外部プログ
ラムアドレスバスがあるので、操作符号を外部データバ
スによって復帰させた状態で、延長モードにおいてオフ
チップ・プログラム取出しを行なうことができる。パス
交換モジュールによシ、特殊の環境における別々の内部
プログラム及びデータバス相□ 瓦間の転送ができる。内部パスは／６ビツトであり、一
方、ＡＬＵ及びアキュムレータは３２ビツトである。乗
算回路が、ＡＬＵに対する３コビツト出力をもって、Ａ
ＬＵと別に単一ステートの／ＡＸ１６乗算機能を行なう
。ＡＬＵに対する一つの入力が符号拡張をもって０ない
し／！ビット・シフタを通過する。

本発明の新規な特徴及び特性は特許請求の範囲に記載し
た如きである。しかし、本発明それ自体並びに本発明の
他の特徴及び利点は図面を参照して行なう以下の詳細な
説明から理解できる。

以下、具体的な実施例について詳細に説明する。

マイクロプロセッサ ここに説明するマイクロコンピュータ装置ハ、主として
信号処理のために使用されるが、その概念はいろいろな
形態のプロセッサ装置に使用することができ、それらの
プロセッサ装置は多くの様々なシステムに使用すること
ができる。すなわち、ｌ実施例では、マイクロコンピュ
ータは牙１図に一般化した形式で示したシステムに使用
されている。そのシステムは、たとえば、音声通信シス
テム、音声分析システム、小型の６個人用”または”家
庭用”コンピュータ、単一が一ド汎用マイクロコンピュ
ータ、ワードプロセッサ、ディスプレイとタイプライタ
形キーが−ドを備えていてローカル処理能力を有するコ
ンピュータ端末装置、あるいはいろいろなタイプの多く
の応用のうちのひとつであってもよい。システムは、後
述する単一チッ７’ＭＯ８／ＬＳＩ中央処理ユニット（
以下ＣＰＵともいう）すなわちマイクロコンピュータ１
０１プログラムまだはデータ記憶装置１１、および入出
力装置すなわちｌ１０ｉ［１２を有している。一般に、
代表的なシステムのＩ１０装置１２は、アナログ・デジ
タル変換器および（または）デジタル・アナログ変換器
、モデム、キーが−ド、ＣＲＴディスプレイ、ディスク
、駆動装置等を有している。Ｉ１０装置１２は汎用ゾロ
セッサに対する結合部を備えているものが多い。すなわ
チ、マイクロコンピュータ１０はＩ１０装置１１２を介
してインタフェースされより大きなシステムにおける付
加プロセッサになる。マイクロコンピュータ１０、プロ
グラムデータ記憶装置１１およびＩ１０装ｆｆ１２は、
コ個のマルチビット並列のアドレス・パスＲＡとデータ
・パスＤ１および制御パス１３によって相互に連絡され
ている。マイクロコンピュータ１０は適当な供給電圧と
水晶入力端子を有している。たとえば、マイクロコンピ
ュータ１０は単相＋Ｓｖの供給電圧Ｖｄｄと接地Ｖａ　
ｓ　ヲ用イており、マイクロコンピュータ１０の端子Ｘ
１とＸ２には一定のシステム調時を制御すろ水晶が接続
されている。マイクロコンピュータ１０は２０　ＭＨｚ
の水晶入力をもつ非常に高速な装置であって、ある実施
例の場合、毎秒ＳＯＯ万回の命令実行速度を備えている
。

マイクロコンピュータ１０は、デジタル・フィルタリン
グ、テレコミュニケーション・モデム（変調、復調）の
ための信号処理、線形予測コード（ＬＰＧ）音声信号の
データ圧縮、高速フーリエ変換、など大規模な逐次信号
処理問題に役立つことを特にねらっており、また、一般
に、検出信号発生、混合、位相トラッキング、角度測定
、フィードバック制御、刻時回復、相関、たたみ込みあ
るいは合成（ｃｏｕｖｏｌｕｔｉｏｎ）等を含む集中的
アナログシステム機能のほとんどすべての計算に向いて
イル汎用マイクロコンピュータである。ざらに、マイク
ロコンピュータ１０は、座標変換、定数係数をもつ線形
微分方程式の解、平均環など制御や信号処理のだめの計
ｘ要求と同様な計算要求をもつ用途に対して使用できる
。マイクロコンピュータ１０は、後で説明するように、
普通は、Ｉ１０装置ｆ１２を介して９９０θ０、ｇ乙０
０あるいは６ｇＯθ０　などの汎用プロセッサにインタ
フェースされ、処理システムを構成する。

好ましい実施例では、オンチップ・プログラムＲＯＭＩ
　４およびデータＲＡＭ１５を有するマイクロコンピュ
ータについて説明するが、本発明のいくつかの概念は、
図示したオンチップ記憶装置の代りにすべてオンチップ
のプログラム記憶装置および（４たけ）データ記憶装置
である単一チップ・マイクロプロセッサに使用できる。

もつとも、オンチップ記憶装置を使用禁止にする操作モ
ードが準備されている。マイクロコンピュータ１０は、
現在一般的である多重化双方向パスの代、りに、−個の
独立した外部プログラム・アドレス・パスとデータパス
をもつように図示しであるが、ここに開示したいくつか
の特徴は、パスが多重化されていても利用することがで
きる。パスを分離することおよびプログラム記憶装置と
データ記憶装置とを分離することの利点は、処理速度で
ある。

一般に、矛／商のシステムは次のように機能する。すな
わち、マイクロコンピュータ１０は、内部でＲＯＭ１４
をアクセスすることによって、あるいは外部にＲＯＭア
ドレス・パスＲＡ（および制御パス１３のＲＣＬＫ−）
を通じて記憶装置１１へアドレスを送ることによって命
令語を取り出す。もし外部であれば、記憶装置１１のア
ドレスされたロケーションからデータ・パスＤを通して
命令語を受は取る。この命令は、次のマシン・サイクル
（２０ＭＨｚのクロックすなわち水晶ＸＩ。

Ｘ２により定義されるコＯＯナノ秒の長さをもつ）にお
いて実行される一方、新しい命令が取り出される。命令
の実行は、オペランドのためオンチップＲＡＭＩ　５を
アクセスすること、または結果をデータＲＡＭＩ　５へ
書き込むこと、およびＡＬＵ内での演算または論理操作
が含まれる。

実施例について詳細に述べると、内部でＲＯＭ１４へ、
または外部でＲＡパスに加えられたｌコビットの命令ア
ドレスは、ＲＯＭ１４や記憶装置１１内のコ　すなわち
ｔＫ語のプログラム命令または定数を直接アドレスする
。記憶装置１１から読み取っているとき、ＤＥＮ−（デ
ータ・パス使用許可パー）指令が制御パス１３上に表明
される。

また、記憶装置１１に書き込むことも可能であり、この
ために、ＷＥ、（書込み許可バー）指令がマイクロコン
ピュータ１０によって制御ハス１３の１つに表明される
。ＷＥ−指令が書込み機能を許可するように、記憶装置
１１はそのアドレス空間のいくつかまたはすべてに読取
シ／書込み記憶装置を含むことができる。

Ｉ１０装置１２は、ポートとしてアドレスされる。外部
の装置１２に対する、このインタフェースはアドレス・
パスＲＡＳ７’−タ・パスＤおよび制１１１１バス１３
を使ってなされる。しかし、工１０装置１２は、記憶装
置１１のような論理アドレス空間内にロケーションを占
めることはない。これは、通常の記憶域割当形Ｉ１０装
置とは対照的である。

Ｉｌｏすなわち周辺装置１２を通すデータの入出力は、
周辺装置１２内のｔ個の７６ビツトポー）ＰＯ−Ｐ７の
１つを選択するためパスＲＡからの３ビツトフイールド
のＲＡｐを使用する。各ポー）ｌｄＤＥＮ−またはＷＥ
−指令によって入力または出力のいずれかに定義するこ
とができるから、実質上、インが３個、アウトが３個、
計７６個の／Ａビット部がある。選択された／ルビット
・ポートはＲＡｐ、：ＤＥＮ−（またはｗｇ−）によっ
てアドレスされ、そのあと、バスＤを通して読取りまた
は書込みのためアクセスされる。この操作は一つの命令
ＩＮまたはＯＵＴの一方を使用する。

すなわち、制御パス１３上のＷＥ−は書込みすなわちＯ
ＵＴの場合に使用され、またＤＥＮ−は読取シすなわち
ＩＮの場合に使用される。制御バス１３上のＲＯＭクロ
ックＲＣＬＫは、ＤＥＮ−またはＷＥ−のどちらかが使
用中であるときを除きどのマシンサイクルにおいても使
用される。すなわち、記憶装置１１は、各マシンサイク
ルにおいてオフチップからの予想される命令語のアクセ
スのためＲＣＬＫ−によって起動される。しかし、１　
　　　もしＤＥＮ−またはＷＥ−を使って周辺装置１２
をアクセスする場合には、ＲＣＬＫ−は生じない。

制御パス１３上のリセット信号Ｒ８−は、プログラム・
カウンタとアドレス・バスＲＡをクリヤしくゼロにリセ
ットする）、データ・バスＤを高インピーダンス状態に
セットし、そして記憶装置制御指令ＤＥＮ−，ＷＦＪ−
およびＲＣＬＫ−を非使用（高）状態にセットする。マ
イクロコンピュータ１０内のすべてのアドレス・レジス
ータおよび一時データ・レジスタは、ＲＯＭ１４内のリ
セット・ルーチンによってクリヤされるが、内部のＲＡ
Ｍはクリヤされない。このようにして、周辺装置１２（
主ゾロセッサなど）は制御を表明する、すなわち始動ま
たはパワーオンの手順を開始することができる。

制御パス１３上の割込み信号ＩＮＴ−は、マイクロコン
ピュータ１ｏに実行を停止させ（現在のＲＯＭアドレス
を保存する）、そして割込みがプログラムによってマス
クされない限り、割込みベクトルアドレスに向かわせる
。

制御バス１３上のＭＥ／Ｓ　Ｅ４、マイクロコンピュー
タ１ｏに対し記憶装置拡張モードかシステム・エミュレ
ータ・モードかを定義する。このビンが高電圧（＋Ｖｃ
ｃに）に保たれているとき、マイクロコンピュータはオ
フチップＲＯＭとオフチップ記憶装置１１からの命令を
実行する。しかし、低電圧（Ｖｓｓ）のときは、マイク
ロ・コンビ−Ｌ−夕１（１ニジステム・エミュレータ・
モードであシ、実行はＦ　ＲＯＭ、　ＥＰＲＯＭ　また
はＲＡＭである記憶装置１１からの命令のみでなされる
から、プログラムを容易に変更することができる。

マイクロコンピュータ・チップ マイクロコンピュータ１０の内部構成を、１２図に詳細
なブロック・ダイヤグラムで示す。この装置は、標準形
４０ピン・デュアル・インライン・パッケージすなわち
チップ支持体に取如付けた単一チップ半導体集積回路で
ある。・臂ツケーゾの７６本のピンすなわち端子は１６
ビツトデータ・バスＤのために使われ、７２本はアドレ
ス・バスＲＡのために使われ、残りの端子は電力源Ｖｄ
ｄ　。

Ｖｌｌｌｌ、水晶ＸＩ、Ｘ２、および制御パス１３のた
めに使われる。

プログラム記憶装置１４およびデータ記憶装置１５のほ
かに、マイクロコンピュータＩＯは、矛１図のシステム
に対する中央処理ユニットすなわちＣＰＵを有している
。このＣＰＵは、３２ビツト演算／論理ユニツトＡＬＵ
、オペランドと結果を保持するための３コビツト・アキ
ュムレータＡｃｅ、ＡＬＵから独立している乗算器Ｍ、
ＡＬＵに対し１つの入力であるシフタＳ１状態すなわち
標識デコーダＳＤ、および現在の命令語を受は取ってＣ
ＰＵおよびマイクロコンピュータｌＯのデータ記憶部に
対し制御ピットを発生する命令デコーダＩＤＩを含んで
いる。

プログラム記憶装置１４は、該装置をアクセスするため
に使われた、あるいはバスＲＡを通して記憶装置１１へ
送られた、命令アドレスを保持するプログラム・カウン
タＰＣ１装置１４から命令語を受は取る命令レジスタＩ
ＲＸ７’ログラム記憶装置アドレスを保存するスタック
ＳＴ、および現在の命令語を受は取ってマイクロコンピ
ュータのプログラム記憶部に対し制御ビットを発生する
命令デコーダＩＤ２に関連している。命令デコーダＩＤ
ＩとＩＤ２は、組合せて１個のより大きな制御ＲＯＭに
することもできるし、あるいはより小さなＰＬＡまたは
ランダム論理に分割できることはもちろんである。

データ記憶装置１５に関連しているのは、データ記憶装
置１５に対するコ個の補助アドレス・レジｘ夕ＡＲＯ、
ＡＲＩ、データ記憶装置アドレスとして使用されレジス
タＡＲＯとＡＲＩを選択する被−ノ・レジスタＡＲＰ、
データ記憶装置アドレスのいくつかのビットを保持する
データ・（−）・バッファＤＰである。

ＣＰＵは、−個の内部パス、ｌ乙ビット・プログラム・
パスＰ−ＢＵＳ、および１６ビツトデータ・パスＤ−Ｂ
ＵＳの近くに配置されている。プログラム・アクセスと
データ・アクセスは、同時に起ることが可能であり、ア
ドレス空間は独立している。したがって、マイクロコン
ピュータは、バーバード構成になっているが、パス交換
モジュールＢＩＭは、Ａｃｃからプログラム・カウンタ
ＰＣをローディングすること、たとえば、Ｐ−ＢＵＳＳ
ＢＩＭ、およびＤ−ＢＵＳを通して定数をＲＯＭ１４に
アクセスすることを許す。

信号処理用マイクロコンピュータに対する工大要求は、
高速演算と柔軟性である。演算性能は、独立した主とな
るオンチッププログラムおよびデータ記憶装置１ｉ１４
．１５、大きな単一アキュムレータＡｃｅ、および並列
乗算器Ｍを使用することによって実現される。特殊な操
作、データ移動は、データ記憶装置１５内で定義され、
これはたたみ込みまたは合成（以下単にたたみ込みと称
する）操作における性能を高めるものである。柔軟性は
、後で表Ａを参照して説明するように命令セットを定義
すること、記憶拡張を組み入れること、および単一レベ
ルの割込みによって得られている。

マイクロコンピュータは、たとえば１．２にすなわチ、
２　　語以下のオンチップ・プログラム記憶装置１４で
構成することができるが、その構成は、記憶装置１１に
外部プログラム記憶装置を追加することによりｌｌＫす
なわち、２１２まで記憶拡張が可能である□。加えて、
独立したモードはマイクロコンピュータ１０をシステム
・エミュレーション装置として構成することを許容し、
この６システム・エミュレータ”・モードの場合には、
９にの記憶空間全部が外部にあって、ＲＯＭ１４は使用
されない。

中央処理ユニットＣＰＵ 演算／論理ユニットすなわちＡＬＵは、３コの並列段か
ら成っており、各独立段はその二つの入力ビツトについ
て演算または論理機能を行なって、７ビツト出力とけた
上げ／けた下げ信号を出す。

ＡＬＵを通過するデータに関して行なわれる特定の機能
は、プログラム・パスＰ−ＢＵＳによって命令デコーダ
ＩＤＩに加えられ７’ＣＩＲ内の現在の／／、ビット命
令語によって定義される。ＡＬＵは、二つの３コビツト
・データ人力ＡＬＵ−ａｔＡＬＵ−ｂと、アキュムレー
タＡｃｅに対する３コビツト・データ出力ＡＬＵ−ｏを
もっている。

ＡＬＵ−ａ入力は常にアキュムレータｉｃｅからであり
、ＡＬＵ−ｂ入力は常にシフタＳまたは乗算５Ｍ内の３
２ビツト積レジスタＰのどちらかからである。ＡＬＵ−
ｂ入力の送信側は、入力選択回路ＡＬＵ−ｓ＋によって
定義され、回路ＡＬＵ−ｓは現在の命令語の内容すなわ
ちデコーダＩＤＩの出力≠Ｃに基いてこれらａつのうち
から選択する。

シフタＳは、Ｄ−ＢＵＳから／乙ビットの入力Ｓｉを受
は取ってゼロからｉｓ位置左ヘシフトした３、２ビツト
の出力Ｓｏを発生する。左ヘシフトされたデータはゼロ
にされる、すなわち、データが左ヘシフトされるとすべ
ての右側のビット位置はゼロで満される。独特の特徴は
、上位のビットがシフト操作において符号拡張されるこ
とである。

ＡＬＵはコの補数で動作する。シフタＳは、ラインＳｐ
を通してＰ　−ＢＵＳからのｔビット値でロードされる
シフト制御装置Ｓｃを有しておシ、演算命令はＤ−ＢＵ
ＳからＡＬＵ−ｂ人力へ向う経絡においてシフトされる
ビットの数を直接定義することができる。

この説明においては、最下位ビットすなわちＬＳＢを右
側、最上位ビットすなわちＭＳＢを左側とみなすことに
するから、左シフトはＭＳＢに向ってである。ビット０
はＭＳＢであり、ビット／ＳはＬＳＢである。データは
、通常、この構成においで符号付きのコの補数で取り扱
われる。

乗算器Ｍは、けた上げ正方同送９（フィードホワード）
を使用してダイナミック／スタチック論理で、ブース算
法を実行するように構成された／Ａ×／Ａ乗算器である
。乗算器Ｍに対する入力の１つは、Ｔレジスタである。

Ｔレジスタは、ラインＴｉを通してＤ−ＢＵＳから受は
取った被乗数を一時記憶するだめの７６ビツト・レジス
タである。他の／６ビツト入力はラインＭｌを通るＤ−
ＢＵＳからのものである。すなわち、この乗算器の入力
は、データ記憶装置１５からでもよいしあるいは命令語
から直接導いた（ロードされ、右そろえされ、そして符
号拡張された）ｌＳＳピット の乗算即時値であってもよい。

ＡＬＵは、常にそのＡＬＵ−ａ入力としてアキ９ ユムレータＡｃｅの内容を受は取って、常にその出力を
Ａａｃ内に記憶させる、すなわち、Ａｃｃは常に最終受
信地であり、かつ−次オペランドでもある。

ＡＬＵは加減算を行ない、−また論理積、論理和および
排他的論理和の論理操作を行なう。論理操作の結果はＡ
ａｃの下半分（ビット１ｔ−３ｉ）とデータ記憶装置１
５からの１６ビツト値の間にある。

データ記憶装置の値はシフタＳ（ゼロシフトで）を通過
するので、ＭＳＨの論理操作結果に対するオペランド（
ビット０−／、！ｌｒ）はゼロである。アキュムレータ
に入る最終的な３コビツトの結果は、したがって二つの
部分になる。すなわち、ビットθ〜１３はゼロで論理積
がなされた（または論理和等がなされた）　Ａｃｅビッ
トθ〜／Ｓであり、ビット７６〜３１の結果はデータ記
憶装置の値で論理積等がなされたＡｃｅピッ）／Ａ〜３
／である。

アキュムレータＡｃｅの出力は、３コビツ）ＡＬＵ−ａ
入力に対するもののほかに、上位７６ビツト出力ｉｃｅ
　−Ｈ（ビットθ〜／ｊ）と下位／Ａビット出力Ａｃｅ
　−Ｌ　（ビット／６〜３／）がある。こ０ の上位および下位／Ａピッ）Ａａｃ語をデータ記憶装［
１５に記憶させるために、別個の命令５ＡＣＨ１アキユ
ムレ一タ上位を記憶せよ”と命令５ＡＣＬ“アキュムレ
ータ下位を記憶せよ”が用意されている。

状態デコーダＳＤは、Ａｃｃを更新する命令が実行され
るときは必らずＡｃｅを監視する。ＳＤのｔピッ）ｉｔ
、、ＯＶ、Ｌ、Ｇ、ｚである。アキュムレータのオーバ
フロー（またはアンダフロー）は、Ｏｖビットで指示さ
れ、ゼロより小さいｉｃｅの内容はＬビットで指示され
、ゼロよシ大きいＡｃａの内容はＧビットで指示され、
ゼロに等しいＡｃａの内容は２ビツトで指示される。割
込みがあると、Ｏｖピットはオーバフロー・フラッグ・
レジスタ内に保存されるが、他のビットは次のアキュム
レータ命令が実行される時点までは利用することができ
る。

アキュムレータ・オーバフロー・モード・レジスタは、
直接プログラム制御を受けて信号処理計算における飽和
した結果を考慮した単一モード・レジスタＯＶＭ（ＳＤ
に含まれている）である。

オーバフロー・モード・レジスタＯＶＭがｌＪ上セツト
れると、オーバフローの結果は、ＡＬＵ−。

を通して、修正なしにＡＬＵからアキュムレータＡｃｃ
Ｋロードされる。オーバフロー・モード・レジスタがセ
ットされると、オーバフローの結果は、ＡＬＵの最大ま
たは最小表示可能値にセットさヘアキュムレータｉｃｅ
にロードされる。最大値が最小値かは、オーバフロー・
ビットの符号で決められる。これにより、信号処理の応
用においてＡｃｅの飽和した結果が容認され、アナログ
信号の飽和処理をモデル化することができる。

ＳＤ内の独立した状態ビットは、現在使用されている補
助レジスタＡＲＯまたはＡＲＩの状態を監視して、現在
使用されている補助レジスタ（すなわち、ループ・カウ
ンタ部分）の９個のＬＳＢがすべてゼロである状態を検
出する。このビットは、補助レジスタがゼロでない場合
の条件付き分岐命令ＢＡＲＮＺ　、すなわち６補助レノ
スタがゼロでない場合分岐せよ”のために使用される。

入出力状態ピッ）ＩｌｏＳＴ−は、制御バスの一部であ
る外部ビンであって、周辺装置１１２の状態を質問する
ため１■１０がゼロの場合分岐せよ”命令ＢＩＯＺを与
える。そのＢＩＯＺ命令によってサンプルされたとき、
ｌ１０ＳＴ−ビン上がゼロ−レベルであれば分岐させる
。

パス交換モジュールＢＩＭは、Ｄ−ＢＵＳ上の７６ビツ
ト値の下位／コビットと、Ｐ−ＢＵＳ上の下位／、２ビ
ットとを交換する。この操作は、命令としてゾログラマ
ーが利用することはできない。

しかし、テーブル探索命令ＴＢＬＲＡ　　またはテーブ
ル書込み命令ＴＢＬＷなどの命令において、あるいはＡ
ｃｅ内の完成したアドレスをサブルーチン拡げるため使
用することができるアキュムレータ呼出し命令ＣＡＬＬ
Ａにおいて、固有の操作として代りが必要である。Ｐ−
ＢＵＳ上のＩＲからの７６ビツト値は、ＲＡＭ内に記憶
させるため、たとえばテーブル読取りのため、ＢＩＭを
通してＤ−ＢＵＳにロードすることができる。

プログラム記憶装置のアドレス指定 プログラム記憶装置１４は、命令レジスタＩＲに対し／
Ａビット出力を発生するためｌ乙に区分されたＲＯＭで
ある。このＲＯＭは入力ライン１４ｂ上のｌｌビットま
たは／、２ビツト・アドレスに基いて１つの１６ビツト
命令語を選択するデコーダを使用している。実施例では
、ＲＯＭ１４は１．２に以下の語を有するから、ｌｌビ
ット・アドレスを使用することができる。しかし、オン
チップ・プログラム記憶装置は、ｌコビット・アドレス
をもつ＋に語まで拡張することができる。

ＲＯＭ１４の回路は、後で説明するように高速記憶に特
に適している。アドレス人力１４ｂは、実行中の命令の
次の命令のアドレスが入っている／、２ビツトレジスタ
であるプログラム・カウンタＰＣからアドレスを受は取
る。すなわち、ある命令に対し命令デコーダＩＤＩとＩ
Ｄ２の出力側における制御ビット尋Ｃが正当である時点
において、ＰＣには次の館令のアドレスが入っている。

ＲＯＭ１４からＩＲ内に次の命令を読み取るためプログ
ラム・カウンタＰＣ内のアドレスがデコーダ１４ｍに入
った後、ＰＣは別の命令を取り出す準備としてＰ　Ｃｉ
ｎｅを通して増分される。すなわち、ＰＣはＩＤ２から
の制御ビットΦＣの制御を受けて自己増分する。プログ
ラム・カウンタＰＣからの出力ＰＣｏは、ラインＲＡｐ
ｃ、セレクタＲＡｓ（および図示してないが出力バッフ
ァ）、および出力ラインＲＡｏを通して外部ＲＡパスへ
、−ｔＬ４マイクロコンピュータの／、２本の出力ビン
へ加わる。ＲＡパス（ＲＡＯ−ＲＡＩ　１　）は、セレ
クタＲＡｓがあるモードにあるときは、ＲＡｐｅを通し
てＰＣの出力を含んでおシ、またＩ１０命令ＩＮおよび
ＯＵＴを実行しているときは、３ビツトのポートアドレ
ス人力ＲＡｌを含んでいる。

ＰＣ内のアドレスが、ＲＯＭ１４内の最上位アドレスよ
り上であれば必らず記憶装置１１に対しオフチップ・プ
ログラム・アドレス指定がなされる。

しかしながら、マイクロ・コンピュータは主としてオン
チップＲＯＭ１４で動作するように設計されでいるから
、マイクロコンピュータの多くの用途に対しゾログラム
命令のためオフチップ取出しは必要ないであろう。ゾロ
グラム・カウンタＰｃは、分岐または呼出し命令に対し
、Ｐ−ＢＵＳがらセレクタＰＣｓおよび入力Ｐｃｌを通
してロードすることができ、あるいは、６アキユムレー
タ呼出し”命令ＣＡＬＬＡ　　またはテーブル読取りお
よびテーブル書込みに対しＡｃｅ−Ｌ、　Ｄ−ＢＵＳ。

ＢＩＭ、Ｐ−ＢＵＳ、ｐｃｐおよびｐｃｔを通してアキ
ュムレータｉｃｅからロードすることができる。

レジスタ・スタックＳＴは、サブルーチンおよび割込み
呼出しにおいてＰＣの内容を保存するために使用される
。図示実施例の場合、スタックＳＴは、先入れ後出し、
後入れ先出方式レゾスタとして作られたダ個の／、２ビ
ツト・レジスタを有しているが、それよシも多くまたは
少ない数のレジスタを使用することも可能である。プロ
グラム・カウンタＰＣの現在の内容は、ラインＰＣ８Ｔ
全通してスタックの一番上のレジスタＴＯ８ＩＣ″′プ
ッシュする”ことによって保存される。連続するＣＡＬ
Ｌ命令は、先の内容がシフトされると、ＰＣの現在の内
容をＴＯ８ＶＣｆツシュし続けるから、を個までの入れ
子サブルーチンを収容することができる。サブルーチン
は、スタックを１ポツゾする”戻り命令ＲＥＴを実行す
ることによって終了し、ラインＰＣｔ、セレクタＰＣ■
および入力Ｐｃｔを通してＴＯ８の内容をプログラム・
カウンタＰＣへ戻し、プログラムが最後の呼出しまたけ
割込みの前に達した個所から続行することができるよう
にする。ＴＯ８がポツプされると、スタックＳＴのそれ
より下のレジスタ内のアドレスが／位置だけ移動する。

呼出し命令または割込みによって開始された各サブルー
チンは、ＲＥＴ命令によって終了しなければならない。

図示実施例の場合、ＲＯＭＩ　４は、７３３６語を有し
ているから、１ＩＫｆログラム・アドレス空間の残部、
すなわち、２ｓＡＯＭはオフチップの記□ 憶装置１１の中にある。記憶装置拡張制御ビンＭＥ７８
Ｆ−が論理／において高いとき、マイクロコンピュータ
はθ〜／夕３にの範囲のＰＣ内のプログラム・アドレス
をＲＯＭＩ　４に対するオンチップのアドレスであると
解釈し、そして／タ、３Ａ〜グθ９夕の範囲のアドレス
をオフチップのアドレスであると解釈してＰＣの内容を
ＲＡｐｃ　　およびＲＡｏを通してＲＡ片パス送り出す
。各マシン状態に対しデコーダＩＤ２によって作られた
出力ストロ−ｆＲＣＬＫ−は、外部記憶装［１１を使用
許可にする（ＩＮまたはＯＵＴ命令が実行されてイルト
キは除く）。オフチップのプログラム記憶装［１１１が
アクセスされると、記憶装置から読み取られた命令語は
外部パスＤに加えられ、そこから、入出力制御装置ＤＣ
およびラインＤｐを通して内部のＰ−ＢＵＳに加えられ
る。すなわち、これは／ｌビット命令であって、ＩＲを
通してのＲＯＭＩ　４の出力と同様に、それは実行する
だめデコーダＩＤＩとＩＤ２にロードされ、あるいは／
ＪビットがＰＣｐを通してプログラム・カウンタＰＣに
ロードされるかそうでなければオンチップ命令取出しと
して使用される。

Ｍ　Ｅ　／　Ｓ　Ｅ−ビンがゼロであると、マイクロコ
ンピュータはシステム・エミュレータ・モードになる。

ＩＩＫプログラム・アドレス空間全部がオフチップであ
るから、すべてのＰＣアドレスはＲＡｐｃ　　およびＲ
Ａｏを通してＲＡ片パス加えられる。このモードは、利
用側が開発中のシステムまたはプログラムである場合に
はＲＯＭ１４のための最終的コード変換ができ上る前に
必要である。

スナわち、マイクロコンピュータ１０は、新しいプログ
ラム（ＲＡＭまたは記憶装置１１のＥＰＲＯＭ内に記憶
させた）を調べ手直しすることができるように、コード
をＲＯＭに永久的にプログラムしておかなくても動作す
ることができ、したがって、最終的コードが確立したと
き、このコードをＲＯＭ１４にマスク・プログラムして
、マイクロコンピュータ１０が大量に作られる。

いずれのモードにおいても、最初の２つのアドレスｏｏ
ｏｏとｏｏｏｉはリセット機能のために使われる。リセ
ットビンＲ８−が低くなると、すべてがゼロのアドレス
は、後で説明するが、プログラム・カウンタＰＣの中に
入れられる。さらに、矛３のアドレスが割込めベクトル
のために予約される。すなわち、ＩＮＴ−ビンが低くな
ると、割込みルーチンを開始するためアドレス０００コ
がプログラム・カウンタＰＣに入れられる。

データ記憶装置のアドレス指定 図示実施例におけるデータ記憶装置１５は／４１個の／
Ａビット語を有しており、したがって、ＲＡＭアドレス
・デコーダ１５Ｂに対するアドレス入力１５ａ上にはざ
ビットのアドレスが必要である。しかし、ＲＡＭ１５は
５７２語までの語をもつように構成することができ、９
ビツトのアドレスを必要とするから、そのアドレス指定
の方法については、いくつかの実施例では使われないア
ドレス・ビットのところで説明することとする。

ＲＡＭ１５の各々の７２５語のブロックはｌページとみ
なせるから、ページ内のデータ記憶装置１５の７２３語
までの語を直接アドレスするため、入力１５ａを通して
Ｐ−ＢＵＳ上にあるプログラム記憶装置１４からの命令
語内の７ビツトのアドレスフィールドが使用される。そ
のページはデータ・４−ノ・バッファＤＰによって選択
される。

代りに間接的にアドレス指定する場合、図示実施例では
２個の補助レジスタＡＲＯとＡＲＩが使われるが、これ
らの／Ａピット補助レジスタはｔ個まで使用することが
でき、ＲＡＭＩ　５に対する間接アドレス源として現に
使用されている特定のレジスタを補助レジスタ・ポイン
タＡＲＰと定義する。コ個のレジスタＡＲＯとＡＲＩの
場合には、ポインタＡＲＰは／ビットのみであるが、ｇ
個の補助レジスタをもつ実施例の場合には、ポインタＡ
ＲＰは３ピツト・レジスタである。１６ビツト補助レジ
スタＡＲＯとＡＲＩは、後述するように、間接アドレス
命令、あるいは記憶、ロードまたは修正補助レジスタ命
令ＢＡＲ，ＬＡＲＳＭＡＲの制御を受ける。補助レジス
タの下位部分からの９ビツトアドレスは、セレクタ１５
ｄ１　ライン１５ｅ１セレクタ１５ｆ１およびライン１
５ｇを通してアドレス入力１５ｍに加えることができ、
その経路はＩＤＩからの制御ビット≠Ｃによって定義さ
れる。補助レジスタの１つをＲＡＭアドレス源にする場
合には、セレクタ１５ｄはアドレス入力１５ｍとしてラ
イ／１５ｅ上の値を使用する。これに対し、Ｐ−ＢＵＳ
をＲＡＭアドレス源にする場合には、セレクタ１５ｄは
、入力１５ｃからの７ビツト・アドレスと、データ・ペ
ージ・レジスタＤＰからの／ビットの（３ビツトまたは
ダビットまで拡張可能）ページ・アドレスを使用する。

セレクタ１５ｆは、命令によって定義された通如にＰ−
ＢＵＳからロードされるポインタＡＲＰによって制御さ
れる。補助レジスタは間接アドレス指定のために使われ
、その場合には、命令はＲＡＭ１５に対し完全なアドレ
スを有する必要はなく、代シにこのアドレスに対し補助
レジスタを使うことを規定するだけである。そのような
命令は、さらに選択された補助レジスタに対し増分また
は減分を規定することができる、その場合には、ＡＲＯ
またはＡＲＩの９個のＬＳＢが経路Ｉｎｃを通して十ｌ
または一ノだけ変更される。したがって、補助レジスタ
はループ・カウンタとして使用できる。

また補助レジスタはラインＡＲ１ｏ　　を通してＤ−パ
スによってアクセスされるから、これらのレジスタは雑
作業用レジスタとして使用できるし、またはループ・カ
ウントを開始するため最初にロードすることもできる。

データ記憶装ｆｉｆ１５は、Ｄ−ＢＵＳおよび入出力回
路１５ｉを使って、ライン１５ｇを通してアクセスされ
る。データ記憶装置の構成は、マイクロコンピュータ１
００重要な特徴によｆｉＲＡＭ１５内でデータの完全な
移動が許されるようになっている。命令制御を受けて、
あるアドレスにあるデータは、ＡＬＵ−？Ｄ−ＢＵＳを
使わないでｌマシン・サイクル内で次のよ）上位のロケ
ーションへ移すことが可能である。したがって、たとえ
ば、加算中、アクセスされたデータを次のより上位のア
ドレスへ移すことが可能である。

入出力機能 マイクロコンピュータ・チップ１０からのデータの入出
力には、データ・パスＤと、制御パス１３のラインのう
ちの２本を使用する。一本のラインはデータ使用許可パ
ーＤＥ−と書込み許可パーＷＥ−である。データの入出
力機能のためコつの命令ＩＮとＯＵＴが使われる。外部
データ・パスＤは、入出力制御装置・データ・バッファ
ＤＣとラインＤｄによって内部データ・ノ４スすなわち
Ｄ−ＢＵＳに連絡されている。命令ＯＵＴが実行されて
いるときを除き、ＤＣからデータ・ノ々スＤ−ＢＵＳに
対する出力が常に高インピーダンス状態におかれるよう
に、ＤＣ内の出力バッファは３個から成っている。すな
わち、この目的のために、ＯＵＴをデコードしないとき
は必らず命令デコーダＩＤＩからの制御ビット≠Ｃの１
つが出力・ぐツファを高インピーダンス状態にセットす
る。ＩＮ命令が存在するときは、データ制御装置ＤＣが
７６個の入力バッファを作動させるので、外部データ・
パスＤはデータ入力のためＤＣとラインＤｄ　を通して
内部Ｄ−ＢＵＳへ連絡される。ＯＵＴ命令がデコードさ
れると、ＩＤＩからの制御ビット÷ＣがＤＣ内の出力バ
ッファを作動させるので、内部Ｄ　−ＢＵＳはＤｄとＤ
Ｃを通して外部データ・パスＤへ連絡される。

また、ＩＮ命令の実行は、ＩＤＩからライン１３ａ上に
データ使用許可Ｉ）ＥＮ−ストローブを発生させ、そＩ
７て１５１と１５ｊを通してＤ−ＢＵＳをＲＡＭＩ　５
に連絡するので、外部からのデータはオンチップ・デー
タ記憶装置に入る。マイクロコンピュータを信号プロセ
ッサとして意図的に使用するときけ、オフチップ基準（
ｒｅｆｅｒｅｎｃｅ）ごとにＲＡＭＩ　５に対し数百ま
たは数千回のアクセスが必要である。すなわち、オンチ
ップから値が取り出され、次に、この新しい値とＲＡＭ
１５内の他のデータを使ってたたみ込みもしくは同様な
操作が実行されるから、別のオフチップ基準が必要とな
る前に数千回の命令実行がなされよう。

この理由のため、構成上、オフチップデータ・アクセス
よりも内部データ処理のほうが好ましい。

ＯＵＴ命令の実行は、ＩＤ１からのライン１３ｂ上にオ
フチップ書込み許可ＷＥ−ストローブを発生させ、ＲＡ
Ｍ１５から１５ｉ　、１５ｊ、Ｄ−ＢＵＳ　、ラインＤ
ｄおよびバッファＤＣを通して外部・ぐスＤヘデータを
出力する。牙／図を参照すると、このデータは周辺装置
１２内のポートＰＯ−Ｐ７の１つ（３ピツ）ＲＡｉ値に
よって選択される）に書き込むことができる。

ＩＮおよびＯＵＴの両命令に含まれているのは、ＩＤＩ
からのラインＲＡｉ上の３ビツト・ポート・アドレスで
ある。このアドレスは、セレクタＲＡｓを通して外部ア
ドレスの３個のＬＳＢ　（ＲＡ９−ＲＡＩＩ）上に多重
化される。この結果、ｇ個までの周辺装置をアドレスす
ることができる。ＲＡ・ぐス出力の残りの上位ビットは
、これらの命令の間論理ゼロに保持される。

命令セット 牙／図および牙ツ図のマイクロコンピュータ１０け、表
Ａの命令セットを実行する。表Ａは牙／行に書込み原始
コードに使われる各命令のニモニック言語すなわちアセ
ンブリ言語を示し、続いてオコ行には、ＲＯＭ１４およ
び命令レジスタＴＲ内に現われるコード形式であるコ進
法の目的コードを示す。この−進コードはＩＤＩとＩＤ
２内でデコードされて制御ビット１Ｃの全部を発生させ
、各種のパスおよびレジスタをアクセスし、かつＡＬＵ
の機能をセットすることによって所定の操作を実行させ
る。表は、さらに、命令の実行中マイクロコンピュータ
によって用いられたサイクルすなわちマシン状態の数を
示す。分岐、呼出し、テーブル索引、および入出力を除
くすべての命令は、／状態時間中に実行されることに注
意されたい。マイクロコンピュータはマイクロコードさ
れない、すなわち、標準ＡＬＵ命令は／状態時間中に実
行される。表は、さらに、各命令を定義するために必要
な命令語すなわち命令コードの数を示す。ブランチすな
わち分岐と呼出しだけがコ個の命令語を必要とすること
に特に注目されたい。

表Ａの右欄は各命令（／ｉ７対する操作の簡単な説明で
ある。

表Ａの大部分の命令は、”　ＩＡＡＡ　ＡＡＡＡ　’　
　のように下位のｇビット（ビットｇ−／！；’）を示
す。

それは７つのオイランドに対する直接アドレスまたはＲ
ＡＭ１５の間接アドレスである。もし、１■”ビット、
すなわちビットざがθであれば、直接アドレス指定モー
ドが使用されるので、命令語の１人”欄、すなわちビッ
ト９〜／Ｓは、■ＲカラＰ　−Ｂ　Ｕ　Ｓ　、ライン１
５ｃ１およびセレクタ１５ｄを通してアドレス入力１５
ａに連絡される直接アドレスとして使用される。この直
接アドレス指定モードでは、補助し・ゾスタＡＲＯ−Ａ
ＲＩは使われない。

”ＩＡＡＡ　ＡＡＡＡ”　を含む命令の場合、間接アド
レス指定モードは、これらの命令の工欄すなわちピッ）
Ｋ内の／によって規定される。ＲＡＭＩ　５に対するラ
イン１５ａ上の入力アドレスは、この場合、補助レジス
タＡＲＯまたはＡＲＩの一方から得られ、ビット／Ｓが
その一方を選択する。もし、ピッ）／ｌが０であれば、
ＡＲＯが使われ、ピッ）／、５−が／であれば、ＡＲｌ
が使われる。したがって、Ｐ−ＢＴＪＳを通してＩＲか
ら連絡されたビット／りはセレクタ１５ｆを制御する（
そして、ＡＲＰレノスタにロードすることができる）。

補助レジスタの数はｇ個まで拡張可能であるから、これ
らの間接アドレス命令のビット７３〜／Ｓは、間接アド
レス指定モードにおいて３ビツト・セレクタ１５ｆとＡ
ＲＰレジスタを使ってｇ岡のうちの７個を定義するため
に予約される。ビット／θからピッ）／、２ｔでは、間
接アドレス指定における制御ビットである。すなわち、
ビット／θはもし／であれば、アドレスされた補助レジ
スタを増分させ、もしＯであれば、変化はない。ビット
／／ば、もし／であれば、アドレスされたＡＲを減分し
、もしθであれば、変化はない。ビット７．２は、もし
Ｏであれば、現在の命令を実行した後ビット／１ｒ−Ａ
ＲＰにロードし、もし／であれば、ＡＲＰをそのままに
しておく。

表Ａのいくつかの命令に使われるシフト・コード５ｓｓ
ｓは、ラインＳｐを通してシフト制御装置Ｓｃにロード
された、空間の数（ゼロから／、１）を定義するための
グビット欄である。Ｄ−ＢＵＳを通してＲＡＭＩ　５か
ら入ってくるデータは、ＡＬＵ−ｂ入カへ向う途中シフ
タＳを通過するとき左シフトされる。

本明細書に記載した構成にとって重要ではないが、表Ａ
の命令セットを使用するアセンブリ言語形式は、直接ア
ドレス指定を表わすために”Ａ”を、間接アドレス指定
を表わすために“β”を用いている。したがって、”　
ＡＤＤ　Ｓ、Ａ’　　は、命令語のＡ欄によって定義さ
れた記憶場所の内容を加算することを意味する。”ＡＤ
Ｄ　Ａβ″　は、ＡＲＰに存在する内容によって選択さ
れた補助レジスタＡＲＯまたはＡＲＩでアドレスされた
データ記憶場所の内容を使って加算することを意味する
。

”ＡＤＤＳβ＋”　は、ＡＲを定義し、次にループ・カ
ウントのためこの補助レジスタを増分するためＡＲＰの
現在内容を使って加算することを意味する。ＡＤＤ　Ｓ
β”は／だけ減分することを除いて’ＡＤＤＳｌ＋１と
同じである。″ＡＤＤ　Ｓβ−、ＡＲ’は、以下の演算
のため新しい補助レジスタを定義するためＡＲＰにビッ
ト／Ｓの値がロードされることを除いて”　ＡＤＤ　Ｓ
ｌ＋”と同じである。

表Ａの右欄に記載された説明は、直接アドレス指定を仮
定している。間接アドレス指定については、上記の解説
を用いる。

以上により、ＡＤＤ命令は、左へ５ｓｓｓ空間シフトさ
れたＲＡＭ１５の７６ビツトの内容（直接アドレス指定
の場合にはロケーション０ＡＡＡＡＡＡＡ　　における
内容、また間接アドレス指定の場合には選ばれたＡＲに
よって選択されたＲＡＭＩ　Ｓ内のロケーションにおけ
る内容）をＡｃｅの３−ビット内容に加算し、その結果
をＡｃｅに記憶させる。ＡＤＤＨ命令は、ＡＣＣの上位
半分だけが１つのオペランドの送信側であシ、かつその
結果の最終受信地であって、シフトが行なわれないこと
を除いて、ＡＤＤ命令と同じことを行なうＯ 減算命令ＳＵＢと５ＵＢＨは、アキュムレータＡｃｅか
らアドレスされたＲＡＭ１５のデータを減算し、その結
果をＡｃｅに記憶させる、しかし、その他については加
算と同じである。ロード命令ＬＡＣは、５ｓｓｓビツト
によって左シフトされたＩＡＡＡ　ＡＡＡＡによってア
ドレスされた７６ビツト・データをＡｃｅにロードする
。ＡＤＤ、ＳＵＢおよびＬＡＣ命令だけがシフトを規定
している。

補助レジスタについては、ｔつの命令ＳＡＲ。

ＬＡＲＳＬＡＲＫおよびＭＡＲがある。′補助レジスタ
を記憶せよ”命令ＳＲは、ＲＲＲによって定義されたほ
うの補助レジスタの内容を記憶場所ＩＡＡＡ　ＡＡＡＡ
に記憶させる。′補助レジスタをロードせよ”命令ＬＡ
Ｒは、命令ＳＡＲの逆である。

命令ＳＡＲまたはＬＡＲにおいて定義される補助レジス
タＡＲは、Ｐ−パスを通して命令語のＲＲＲ欄がロード
され、ラインＡＲｉｏを通してどちらの補助レジスタを
Ｄ−バスに連絡すべきかを決定するポインタＲＰによっ
て定義される。ＬＡＲＫ命令により、ＲＲＲによって定
義されたＡＲにＩＲからの定数Ｋ（ビットｇ〜／３）が
ロードされる。

このｇビット定数には右そろえされ、７６ビット補助レ
ジスタ内のＭＳＢはゼロにセットされる。

”補助レジスタを修正せよ”命令ＭＡＲは、上記のよう
にビット／θ〜ビット／ユによって補助レジスタを修正
する。しかし、加算や記憶装置１５に対するアクセスは
実行されない。ＭＡＲコードは、間接モードすなわちＩ
＝１においてのみ効力を有し、直接モードにおいてこの
命令は効力を有せず、すなわちＮｏ−０Ｐとなる。

入力／出力命令は、アセンブリ言語では“ＩＮ　ＰＡ、
Ａ”捷たは”ＯＵＴ　ＰＡ、Ａ”のように書かれる。こ
こで、ＰＡはＲＡパスのビットｔ〜／／上の３ビツトポ
ート・アドレスＰＰＰ出力（デコーダＩＤＩから生じて
、ラインＲＡｉを通して連絡される）である。ＩＮ命令
はＤＥＮ−を使用許可し、ＲＣＬＫ−を使用禁止にする
。一方、ＯＵＴ命令はＷＥ−を使用許可にし、ＲＣＬＫ
−を使用禁止にする。周辺装置１２は、ＲＡｑ〜ＲＡ／
／をデコードし、３個の／Ａビット・ポートＰＯ−Ｐ７
の１つ、すなわちパスＤを通して読取りまたけ書込みの
ためのロケーションを選択する。以上の命令は２つのマ
シン状態を使用しており、パスＤのデータ入力ビンはオ
ツの状態ではフリーであって、ＲＯＭ１４の代りに記憶
装置１１から次の命令の外部取出しを許す。

“アキュムレータを記憶せよ”命令５ＡＣＬと５ＡＣＨ
は、アセンフリ言語では一８ＡＣＬ　Ｘ、Ａ”のように
書かれるが、Ａｃｃの下位または上位のビットをＸＸＸ
空間左シフトさせ、ＩＡＡＡ　ＡＡＡＡによって直接ま
たは間接に定義されたデータ記憶装置１５内のロケーシ
ョンに記憶させる。Ｘ欄は、図示実施例の場合、完全に
実行され々い。すなわち、５ＡＣＨ命令の場合、Ｘ＝Ｏ
，Ｘ＝１およびＸ＝４のみが許される。このシフトは、
シフタＳまたはＡＬＵ内ではなく、アキュムレータＡｃ
ｅ回路自体内で実行される。

シフト・コードのない、演算および論理命令は、ＡＤＤ
Ｉ（、ＡＤＤ　Ｓ　、８ＵＢＨ，５ＵＢＣ、ＺＡＩ。

ＺＡＬＳ　、ＥＸＯＲ、ＡＮＤ　、ＯＲおよびＬ　Ａ　
ＣＫである。これらの命令は、すべて、アセンブリ言語
で、たとえばＡＤＤＩ（、Ａのように書かれる。

ＡＤＤＨ命令は、ＲＡＭ１５内の定義されたロケーショ
ンからの／６ビツト・データをＡｃｅの、上位半分に加
算し、結果をＡｃｅの上位半分に記憶させる。実際には
、ＲＡＭ１５からのデータは、Ｄ−パスからＡＬＵ−ｂ
入力へ進むときシフタＳ内で７６ピツト左シフトされる
。ＡＤＤＳ命令は、符号外延がシフタＳ内で抑制される
ことを意味し、Ａによって定義されたＲＡＭ１５からの
データは、符号付きコの補数の代りに１６ビツトの正数
として取り扱われる。５ＵＢＨおよび５ＵＢＳ命令は、
ＡＬＵ内で減算が実行されることを除いてＡＤＤＩ（お
よびＡＤＤＳ命令に相当する。

除算には、条件付き減算命令５ＵＢＣが使われる。ＲＡ
ＭＩ　Ｓ内の定義されたロケーションの内容は、Ａｃｃ
の内容から減算され、／にビット左シフトされ、ＡＬＵ
出力ＡＬＵ−ｏを作る。そのＡＬＵ出力ＡＬＵ−ｏは、
もしゼロでなければ、／ビットだけ左シフトされ、そし
て十／が加算され、その結果がＡｃｅに記憶される。も
しＡＬＵ出力ＡＬＵ−ｏがゼロでなければ、／ビットだ
け左シフトされ、その結果がＡｃｅに記憶される（十／
は加算され々い）。５ＵＢＣ命令は、それに続く命令に
おいてアキュムレータが使用されないという仮定に立つ
コサイクル命令である。もし、それに続く命令がＡｅｅ
に関係していれば、そのときには、Ｓ　Ｕ　Ｂ　Ｃ命令
の後、Ｎｏ−０Ｐ命令を挿入すべきである。

１ゼロ・アキュムレータ・ロード・ハイ”命令ＺＡＬＩ
（は、ＲＡＭ１５内のアドレスされたロケーションにあ
る／６ビツト語を取り出し、それをＡｃｃの上位半分（
ビットθ〜／り）にロードする。

Ａｃｅはゼロにされているから、下位ピッ）／Ａ〜３／
はゼロのままである。シフタＳはＤ−ＢＵＳからＡＬＵ
を通ってＡｃｅに向うデータ経路内にあるから、ＺＡＬ
Ｈ命令において／乙ビット・シフトが実行され、データ
は上位半分へ移される。

ＺＡＬＳ命令は、ＲＡＭ１５から語を取り出し、　　　
　”それを、ゼロにされたＡｃｅの下位半分にロードす
る。符号拡張はシフタＳ内で抑制される。

論理命令ＥＸＯＲＳＡＮＤおよびＯＲは、たとえ取り出
されたオペランドが／６ビツトであっても３ユビット形
式で実行される。ＥＸＯＲ命令の場合には、ＡＣＣの上
位半分はゼロで排他的論理和がなされ、Ａｃｅの下位半
分をもつ取り出されたデータの排他的論理和で連結され
、その結果の両半分がＡｃｅに記憶される。同じことが
ＯＲおよびＡＮＤ命令に当てはまる。

ロード・アキュムレータ命令ＬＡＣＫは、命令語の３個
のＬＳＢに含まれているｇビットの定数をＡｃｅの３個
のＬＳＢにロードさせ、右そろえされる。すなわち、Ａ
ＣＣの上位：Ａｌｌビットはゼロにされる。この命令を
実行するため、ＩＲからのＰ−ＢＵＳ上の命令語が（も
ちろん、ＩＤＩとＩＤ２がロードされた後）、ＢＩＭに
よって１’）　−ＢＵＳへ連絡され、したがって、シフ
タＳを通して（シフトなしで）ＡＬＵ−ｂへ連絡される
。ＡＬＵは”ＡＬＵ−ｂを通過さぜよ”、すなわち“Ａ
ＬＵ−ｂにゼロを加算せよ″命令を実行し、定数をＡｃ
ｅの中にそのままにしておく。

データシフトすなわちデータ移動命令ＤＳＨＴは、ＲＡ
Ｍ１５内の定義されたロケーションの内容を定義された
ものに／加えたロケーションに移動させる。この命令は
、ＡＬＵまたはＤ−パスを使わずにＲＡＭ１５に対し内
部で実行される。しかしながら、この命令はページ境界
を横断できない。

′Ｔをロードせよ”命令ＬＴは、乗算を準備するために
使用される。ＬＴ命令は、ＴレジスタにＲＡＭＩ　５か
らＩ　ＡＡＡ　ＡＡＡＡ　　によって定義された値をロ
ードする。

“データ移動とともにＴをロードせよ”命令ＬＴＤは、
ＲＡＭにおけるＤＳＨＴ命令に似た演算を用いる。すな
わち、ＴレジスタにＩＡＡＡ　ＡＡＡＡによって定義さ
れたＲＡＭＩ　５の内容がロードされ、次に、この同じ
値がロケーションＩＡＡＡＡＡＡＡ＋１ヘシフトサれ、
さらにＡｃｅの内容がＡＬＵ内でＰレジスタの内容に加
算され、その結果がＡａｃに記憶される。ＬＴＡ命令は
、データ移動のないことを除きＬＴＤ命令と同じである
。すなわちＴレジスタはＲＡＭ１５からロードされ、Ｐ
レジスタはＡｃｅに加′にされ、その結果がＡｃｅに記
憶される。

乗算命令ＭＰＹは、乗算器Ｍ内で（ＡＬＵは使ｂ’ｌｘ
い）、Ｔレジスタの１６ビツト内容にｐ　−ハスからの
入力Ｍｌ　上のＲＡＭ１５からの値を掛け、その３λビ
ツトの結果をＰレジスタに入れる。

”定数を掛けよ”命令ＭＰＹＫは、Ｔレジスタの７６ビ
ツト内容にＩＲ内の命令コードからの７３ビツト定数Ｃ
を掛け、その３−ビットの結果をＰレジスタに入れるＭ
ＰＹＫ命令の場合、定数はＩＲからＰ−ＢＵＳＳＢＩＭ
、およびＤ−ＢＵＳを通してＭｌ　　に連絡される。

１データ・ページをロードせよ”命令ＬＤＰＫおよびＬ
ＤＰは、データ・ページ・レジスタＤＰに、命令コード
自体からまたはＲＡＭＩ　５内の定義されたロケーショ
ンから３個までのビットをロードする。図示実施例の場
合には、ＤＰレジスタはｌビットのみであるが、より大
きなＲＡＭＩ　５をもつ別の実施例の場合には、ＤＰレ
ジスタには３個までのビットが入る。ページ・アドレス
は、新しい“ページをロードせよ”命令が生じない限り
ＤＰ内で同じｔ−ｔ’である。

“状態をロードせよ”命令ＬＳＴおよび“状態を記憶せ
よ″命令ＳＳＴは、呼出しまたは割込みにおいて、状態
回路ＳＤの内容を保存するため、すなわち状態回路ＳＤ
を再記憶するために使用される。これらの命令は、この
機能を実行するための配線回路の代りに使用される。

使用禁止命令ＤＩＮＴおよび使用許可命令ＥＩＮＴは、
割込み能力をマスクするため、またはアンマスクするた
めに使用される。すなわち、これらの命令は、マイクロ
コンピュータ１０がＩＮＴ−ピンに応答するかしないか
を決定するラッチをリセットまたはセットする。

絶対値命令ＡＢＳは、アキュムレータが絶対値のみを入
れるように機能する。すなわち、もしアキュムレータが
ゼロより小さければ、Ａｃｅの絶対値がｉｃｅにロード
される、しかし、Ａｃｃがゼロより大きければ、変化は
ない。同様に、ゼロ・アキュレータ命令ＺＡＣは、Ａｃ
ｃをゼロにする。

オーバフロー・モード命令ＲＡＭＶは、状態デコーダＳ
Ｄ内のオーバフロー・モード・ラッチＯＶＭを／にセッ
トし、オー・々フロー・モード命令ＳＡＭｖｉｄＯにリ
セットする。ＯＶＭがセットされると、ＡＬＵの出力は
、オーバフロ一時にＡｃｅにロードされる前に、その最
大または最小値にセットされる。これは、アナログ回路
における増幅器飽和の効果を模擬しており、信号処理上
役に立つ。

３つのＰレジスタ命令ＰＡＣＳＨＰＡＣ，および５ＰＡ
Ｃは、ＭＰＹまたはＭＰＹＫの後、データを処理する場
合に使用される。ＰＡＣ命令は、データを修正するいか
々る操作も実行させないでＡＬＵに３コビツト・データ
を通過させることによって、アキュムレータにＰレジス
タの内容ヲロードする。実際にはＡＬＵ−ａ入力はゼロ
にされ。

加算が実行される。ＨＰＡＣ命令はＰレジスタの内容を
Ａｃｃの内容に加算し、その結果をＡｃｅに入れる。同
様に、５ＰＡＣ命令は、ＡｃｃからＰレジスタの内容を
減算し、その結果をＡｃｅに入れる。

サブルーチン命令には、ＣＡＬＬ、ＣＡＬＬＡ。

およびＲＥＴがある。ＣＡＬＬ命令は、２語命令であっ
て、最初の語は命令コードで、２番目の語はサブルーチ
ン内の最初の命令の絶対アドレスである。ＣＡＬＬ命令
がＩＤ２内でデユードされると、ｐｃはアドレスである
次の命令語を取り出すため増分され、次にＰＣの増分し
た内容がスタックＳＴへ入れられる。サブルーチンは、
戻し命令ＲＥＴで終了し、ＲＥＴ命令はＴＯ８のアドレ
スをポツプさせ、ｐｃ内にロードする。状態を保存する
ため、ＣＡＬＬ命令の前にＳＳＴ命令を使用しなければ
ならないし、ＲＥＴ命令の後にＬＳＴ命令を挿入しなけ
ればならない。ＣＡＬＬＡ命令は、バーバード構成のマ
シンに対する独自なものである。すなわち、この命令は
、ＰＣ＋ｌ−によってアドレスされた次のロケーション
を使用するので々（Ａｃｅの内容をサブルーチンのアド
レスとして使用する。Ａｃｅの下位ビットは、Ａｃｅ　
−ＬおよびＢＩＭを通してＰ−パスへ、そこからＰＣｐ
を通してプログラム・カウンタＰＣへ転送される。

ＣＡＬＬＡ命令において増分されたＰＣは、ＣＡＬＬ命
令と１つたく同様にＳＴに入れることによって保存され
る。

テーブル索引命令ＴＢＬＲおよびＴＢＬＷも、アドレス
源としてＡｃｅを用いている。これらの命令は実行する
のに３つの状態が必要である。

ＩＡＡＡ　ＡＡＡＡによって定義されたＲＡＭ１５のロ
ケーション％はＤ−パスおよびＢＩＭを通してＰ−パス
へ、続いてＰＣｐを通してＰＣへ転送される。

そこから、このアドレスはＲＯＭＩ　４へ、またはＲＡ
ｐｃ　　を通して外部ＲＡババス加えられる。

分岐命令はすべて２語が必要であって、最初の語は命令
コードであり、ＰＣ＋１におけるコ番目の語はアドレス
である。分岐コードの下位ビットｇ〜／Ｓは使用されな
い。非条件付き分岐命令Ｂは、ＰＣ＋１における語を次
のアドレスとしてｐｃにロードする。ＢＡＲＮＺ命令は
、ループ・カウンタ、すなわちＡＲＤによって定義され
た補助レジスタの７つがゼロでないかどうかに基づく条
件付きである。ＢＶ命令は、もし状態デコーダＳＤ内の
オーバフロー・ビットＯｖが／であれば分岐させる。Ｂ
ＩＯＺ命令は、Ｉｌｏ　　ＳＴ−からの■０ビットが状
態デコーダＳＤ内の／に対応する、“使用中−低い”で
あれば、分岐させる。６ツノ命令ＢＬＺ、ＢＬＥＺ、Ｂ
ＧＺ、ＢＧＥＺ。

ＢＮＺ、およびＢＺは、すべて、Ａｃｃ内の条件を反映
しているＳＤ内の定義された条件によって決まる。

システム・タイミング 第３Ａ−Ｃ図の（、）〜（ｐｐ）に矛／図のシステム及
び牙コ図のＣＰＵチップのタイミングを、電圧対時間の
波形またはエベント対時間のチャートで示す。チップ１
０は２つの外部ビンＸ１及びＸ２を有するクロック発生
器１７を具備しており、該ピンには水晶発振器（捷たは
外部発振器）が接続されている。この水晶発振器の基本
周波数は２０　ＭＨｚまでであり、これを（ａ）にクロ
ックφとして示す。このクロックφは最小左Ｏｎｓ　　
の周期を有しており、（ｂ）〜（ｅ）に示すｑつの四分
の一サイクル・クロックＱｌ、Ｑ２、Ｑ３及びＱ４を発
生するのに用いられ、マイクロコンピュータ・チップ１
０に対する基本内部タイミングを提供する。−組の四分
の一サイクル・クロックＱ１ないしＱ４ハ最小ユθＯｎ
ｓ　　の１つのマシンステートタイムを形成する。この
ステートを牙３図にＳｏ、Ｓｌ、Ｓ２として示す。クロ
ック発生器１７は、制御パス１３のうちの一つの上に出
力ＣＬＫＯＵＴ　（（ｆ））を発生する。ＣＬＫＯＵＴ
はＱｌと同じ周期を有するが、これは夕θ剣デユーティ
サイクルであり、Ｑｌの中点で始まる。この出力を、牙
／図のシステムの外部素子のタイミングまたは同期用に
用いる。

内部では、マイクロコンピュータ１０は、大部分の型の
命令に対して、／ステートタイム当り／命令を実行する
。従って、７秒間当り３００万の命令が、２０　ＭＨｚ
クロック速度で実行される。いうまでもなく、入出力、
分岐すなわちブランチ、コールまたはテーブルルックア
ップのような若干の命令はλつまたは３つのステートタ
イムを必要とする。加算、ロード、記憶、等のような一
連の単一ステート命令を考えると、（ｇ）に示すように
各Ｑ３最中に新たなアドレスがＰＣにロードされ、次い
でＱ４及びＱ１最中にＲＯＭ１４がアドレス指定され、
従って、（ｈ）に示すようＫ、一つの命令語出力がＩＲ
から次のＱ２における妥当なＰ−ＢＵＳ上に発生させら
れ、Ｑ３まで継続する。従って、ＲＯＭＩ　４のアクセ
ス時間は約１００ｎｓである。

メモリ１１からの外部命令取出しを用いても、同じアク
セス時間が適用される。（ｉ）に示すように、命令デコ
ーダＩＤＩ及びＩＤ２はＱ３最中にＰ−ＢＵＳから命令
語を受取り、そして、若干の高速制御出力がＱ４におい
て可用であるが、大部分のデコーダ出力すＣはＱ１最中
は妥当（ｖｚ　１　ｉ　ｄ　）である。ＲＡＭの直接ア
ドレス指定に対しては、Ｐ−ＢＵＳのビット９ないしビ
ットｌＳ上のアドレスは、Ｐ−ＢＵＳが妥当となると直
ちにＲＡＭデコーダ１５ｂ内にｆ−）される。しかし、
直接または間接のいずれにおいても、ＲＡＭアドレスは
（ｊ）に示すようにＱ３の開始により妥当である。

Ｒ，Ａ　Ｍ読取りに対しては、ライン１５ｊを介するＤ
−ＢＵＳへのデータ出力はＱ４上で妥当であシ、そして
、このデータはシフタＳを通過しく（ｋ））、Ｑ１最中
にＡＬＵ入力として受入れるれる（　（ｉ）　”）。

ＡＬＵ制御出力÷ＣはＱ２において妥当であり、ＡＬＵ
出力ＡＬＵ−ＯＦｉＱ３中に受入れられる。

アキュムレータＡｃｅはＱ４においてＡＬＵからロード
され（（ｍ）　）　、次いで次のＱｌにおいて飽和させ
られる。

以上から解るように、例えば、第３Ａ図の（ａ）〜（ｍ
）におけるＳＯステートのＱ３でフェッチ（取出し）が
始まったＡＤＤ命令は完了する。即ち、その結果はステ
ートＳ２のＱ４においてＡｃｅ　ニロードされ、次いで
、ステー）８３のＱｌにおいて受入可能な飽和したＡｃ
ｅをＱ２においてＤバスにロードすることができる。命
令実行についてはかなりのオーバラップがある。新たな
命令の７エツチす々わち取出しが／ステート命令に対す
る各ステートタイムのＱ３中に開始し、従って、１つが
終了する前に更に２つの命令の実行が開始しているとい
うことが可能と々る。

書込みＲＡＭ機能は第３Ａ図の（ａ）〜（ｍ）図には示
してない。ＲＡＭ１５は常にＱ２中に書込みされる。し
かし、ＲＡＭをアドレス指定することは常にＱ３中にお
いてである。従って、［低次のアキュムレータを記憶Ｊ
ＳＡＣＬのような命令を第３Ａ図の（ｎ）〜（０）に示
しである。ＲＡＭアドレスは命令レジスタからＰ−ＢＵ
Ｓを介してＳｌのＱ３上で受取られ（ＳＡＬＣ命令の取
出しはＳＯのＱ３において開始したものと仮定する）、
そして書込みはステー）８２のＱ２までは生じない。読
出しスロット、即ちＳｌのＱ４中に、ＲＡＭのアドレス
指定された行いに対してリフレッシュが生じ、次いでこ
の同じアドレスは書込みのためにステート８２のＱ２ｔ
で留まっている。Ｄ−ＢＵＳはこの同じＱ２中にＡｃｅ
からロードされる。（ｎ）を参照されたい。

アキュムレータが、オーバフローモードにおいて、叩ち
ｌにセットされたＯＶＭにおいて飽和機能を行なわガけ
ればならない場合には、これは（ｍ’）のアキュムレー
タ・ロード機能後に行なわれる。即ち（ａ）〜（ｍ）の
ＡＤＤ命令に対して、Ａｃｅは次のステー）８３におけ
るＱｌ中に飽和され、従って、上記アキュムレータが後
続の命令によってアクセスされると、該アキュムレータ
はＱ２上でＤ−ＢＵＳをロードするのに受入れ可能とな
る。

□ 命令がＲＡＭＩ　Ｓ内のデータ移動機能を用いるときは
、この移動動作は（、）に示すようにＱｌに生ずる。ま
た、増分すなわちインクリメント・ループ・カウンタ機
能が補助レジスタＡＲＯまたはＡＲＩに対して行なわれ
ると、このインクリメント（または減分す々わちデクリ
メント）はＱｌにおいて実行される。Ｔレジスタ、補助
レジスタＡＲＯまたけＡＲｌ、ＡＲＰラッチ、ＤＰレジ
スタ及びスタックＳＴレジスタは、これらの機能がカレ
ント命令に含まれていると、各々が、任意のステートタ
イムのＱ２中にロードされる。

パス交換モジュールＢＩＭは、この機能が命令によって
確定されると、Ｑ２において開始するＤ　−Ｂ　Ｕ　Ｓ
からＰ−ＢＵＳへの転送を常に実行する。ＢＩＭによる
Ｐ−ＢＵＳからＤ−ＢＵＳへの転送はＱ４中に開始され
る。Ｄ−ＢＵＳは各サイクルのＱ３上でプリチャージさ
れ、従って、データがいずれかのステートのＱ３を通じ
てＤ　−ＢＵＳ上で桁上がりするということが々＜、マ
たデータがＱ３中にＤ−ＢＵＳへまたはこれからロード
されることもない。

プログシムカウンタＰＣは各ステートタイムのＱ３中に
ＰＣｊｎｃ　路によってインクリメントされる。即ち、
（ｇ）のロードルｃ機能は丁度発生させられたインクリ
メント値である。

次に、ｆｉ−３Ｂ図において、ブランチ命令の実行を（
ｐ）〜（ｒ）に示す。ステートＳＯのＱ３中にデコーダ
ＳＤＩ及びＳｎ２内にロードされる命令がブランチであ
ると、先行の命令からのステータスデコーダＳＤビット
はＳｌのＱｌ中は妥当であり、従ってブランチするかま
たはブランチしないかの判断がこの時点でなされる。そ
の間、いうまでもなく、他の命令取出しが始まっておシ
、従って、ブランチ条件が適合すると、ＳｌのＱ２中に
Ｐ　−ＢＵＳへ送られた命令は次のアドレスとして使用
されるが実行されない。即ち、ＩＤＩ及びＩＤ２にロー
ドされない。しかし、上記条件が適合しないと、この命
令は放棄される。即ち、プリチャージまでＰ−ＢＵＳに
留まっている。上記条件が適合しているとすると、ブラ
ンチアドレスはＳｌのＱ３中にＩＲからＰ−ＢＵＳを介
してＰＣヘロードされ、そして、新たな命令が８２のＱ
２においてＩＲ及びＰ−ＢＵＳへ送られ（（ｑ）　）　
、次いで、（ｒ）の８２の０３で始ってデコードされ及
び実行される。

ＣＡＬＬ命令は、（ｐ）〜（ｒ）に示すように、ブラン
チと同じタイムシーケンスで実行される。ただし、ＳＤ
評価は必要でない。そして、元のｐｃ＋１はＳｌのＱ３
中にスタックＳＴヘデツシュされる。

リターン命令ＲＥＴは、（ｓ）〜（１１）に示すように
、コサイクル命令である。ステートＳＯのＱ３中にデコ
ーダＩＤＩ及びＩＤ２にロードされた命令がＲＥＴであ
ると、ＳｌのＱ３においてｐｃのｒｐｃインクリメント
及びロード」とともに開始した命令取出しは放棄され、
そしてポツプスタック機能が８１のＱ３において実行さ
れ、従って、次の命令取出しはリターンアドレスに対す
るものである。

ＳｌのＱ４中・に取出された命令は、次いで、Ｓ２のＱ
３で始まってデコードされ及び実行される。

入力（または出力）命令は、（ｒ）〜（ｚ）に示すよう
に、コサイクルにおいて実行される。ＳＯのＱ３におい
てデコーダＩＤ２にロードされる操作符号が、（Ｘ）に
示すように、ＩＮであるものとする。

ＳＯのＱ３で始まって取出された命令は使用されない。

実行はＩＮのデコードによって禁止され、従って、上記
命令はＩＲからＰ−ＢＵＳヘロードされることがない。

ＳｌのＱ３におけるＰＣの内容は、次の命令取出しのた
めに、Ｓ２のＱ３までセーブされる。即ち、ＰＣはイン
クリメント路によって再循環させられてＰＣへ戻るが、
インクリメントは行なわれない。ＩＮのデコードから発
生させられる制御出力＋Ｃはユつのステートに対して受
入れ可能である。（ｇ）に示すように、ＲＡＭアドレス
はＳｌのＱ３上でＰ−ＢＵＳからロードされ、そしてデ
ータ入力はＳｌのＱ４上でＤ　−ＢＵＳに到達し、Ｓ２
のＱ２中にＲＡＭ１５に書込捷れる。ＤＥＮ−制御は、
ＩＮ機能のためにＳｌのＱ４からＳ２のＱ２を通じて能
動である。ＯＵＴ命令はＩＮと同じように実行される。

ただし、ＲＡＭＩ　５がＳｌのＱ４中に読出され、そし
てＷＥ制御がＤＥＮ−に代って能動である。

テーブルルックアップ命令が（ａａ）　　ないしくｄｄ
）に示すように実行される。ＴＢＬＲ操作符号は、ＳＯ
のＱ３で始まってデコードされ、そしてＡｃｅをＳｌの
Ｑ２においてＤ　−Ｂ　ＴＪ　Ｓを介してＢＩＭへコピ
ーせしめ、次いでＰＣはＳｌのＱ３においてＢＩＭから
Ｐ−ＢＵＳを介してとのＡｃｅ値をロードされ、従って
、Ａｃｅの内容（ｄ：次の命令取出しアドレスとして使
用される。その間に、ＳＯの０３で始甘って増出された
命令の実行は、ＲＯＭ読出し制御＋ｔＪＲＩＲを妨げる
ことにより、ＳｌのＱ２において丁ＲをＰ−ＢＵＳ　（
ＲＯＭＩ　４出力）にコピーすることを禁止される。Ｓ
ＯのＱ３≠）らのＰＣのインクリメントされた内容はＳ
ｌのＱ３中ＫＳＴヘプッシュされ、次いでＳ２のＱ３に
おいて後続の命令アドレスとしてポツプされる。

Ｑ４／８１ないしＱｌ／Ｓ２中にＡｃｅからのアドレス
を用いてＲＯＭＩ　４　（またはメモリ１１）から取出
されたデータはＳ２のＱ２中にＰ−ＢＵＳ上ヘロードさ
れ、訪パスにおいて該データはＳ２のＱ４まで留まって
おり、この時にＢＩＭは該データｆＰパスから受取り、
次いでこれを次のステートであるＳ３のＱ２上でＤバス
へ転送する。

ＲＡＭ１５に対する宛先アドレスが８１のＱ３によって
Ｐパスからデコーダ１５ｂにロードされ、ニステートに
わたって留まっている。従って、Ｓ３のＱ２において生
ずるＲＡＭ書込みは、元のＴＢＬＲ操作符号において確
定されるＲＡＭアドレスを用いる。

マイクロコンピュータ装置を製作する際にある固有の諸
問題の一つは、諸部品を検査して全部の素子が機能的で
あるか否かを決定するという問題である。多くのマイク
ロコンピュータにおいては、内部ＲＯＭから読出される
命令語は外部・々スに対して受入れ可能でなく、従って
、ＲＯＭを、全ての可能な機能を実行するということ以
外の方法では検査することができず、これは長たらしく
なる可能性がある。牙コ図の装置によれば、牙３Ｂ図の
（ｅｅ）　　ないしくｈｈ）　図に示すように・々ス交
換モジュールを用いてＲＯＭＩ　４を一度に７語ずつ読
出すことができる。Ｉｌｏ　　ＳＴ−ビンをＶｄｄ以上
、例えば１０Ｖに保持し、且つＲ８を低レベルに保持す
ることによってテストモード（表Ａの命令セットにはな
い）を入れ、デコーダＩＤＩ及びＩＤ２に対して入力を
発生させてＲＯＭ出力機能を生じ大せ、該機能において
は、（ｅｅ）に示すようにＲＯＭ１４は各サイクルごと
にアクセスされ、ＰＣはインクリメントされる。Ｐ−Ｂ
ＵＳはＲＯＭ出力を受取る（ｆｆ　）。しかし、操作符
号はデコーダＩＤＩ、ＩＤ２にロードされない。これに
代って、（ｈｈ　）　　に示すように、ＢｒＭが、各サ
イクルのＱ４上でＰ−々スから操作符号を受取り、そし
て次のＱ２上でＤパスへ転送する。

牙＋Ａ図に詳細に示すパス交換モジュールＢＩＭは／Ａ
個の同構成のステージから成っており、図にはそのうち
の７つだけを示しである。データがＢＩＭ内に保持され
るのはステートタイムの約ゴよりも長いことはないので
、各ステージはフィードバックループなしのλつの被ク
ロック・インバーターａを有す。入力ノードｒｂは、Ｑ
４上で妥当な制御ピッ）＋ＢＩＦＰによって駆動される
７６個のトランジスターｃ　　のうちの一つを介Ｉ７て
Ｐ　−ＢＵＳのそれぞれのビットに接続される。

Ｄ−ＢＵＳは、Ｑ２上で妥当なデコーダＩＤＩからの制
御ピッ）＋Ｂ　ＴＦＤ　（Ｄからのパス交換）によって
駆動されるトランジスターｄを介して入力ノードＩｂに
接続される。出力ノードｒｅ　は、トランジスターｆ及
び１ｇ５並びに、Ｑ２及びＱ３最中に妥当な制御ピッ）
＋Ｂ　Ｉ　ＴＰによって駆動されるトランジスターｈを
含むプッシュプル・ステージによってＰ−ＢＵＳに接続
される。同様に、出力ノードＩｅは、ドライバ・トラン
ジスター１及び工ｊ１並びに、Ｑ２及びＱ４上で妥当な
制御ビット＋ＢＩＴＤによって駆動されるトランジスタ
Ｉｋを有するプッシュプル・ステージを介してＤ−ＢＵ
Ｓに接続される。トランジスターｇ及びＩｊは牙／のイ
ンバーター＆　　の出力においてノードＴｍによって駆
動され、ブツシュゾル出力を提供する。データはＱ２上
でＤパスからノードＩｂ１□ ｒｒｎｓ　Ｉｅ　　へ転送され、次いでＱ４でこれらノ
ードからＰパスへ転送される。同様に、データはＱ４上
でＰパスからノードＩｂＳＩｍ　、　　Ｉｅ　　へ転送
され、次いでＱ４ｔたは次のＱ２上でこれらノードから
Ｄノ々スヘ転送される。

矛ｌＩＢ図に乗算器Ｍ及びそのレジスタＴ及びレジスタ
Ｐを略示し、対応する詳細々回路図を矛り０図及び才＋
Ｄ図に示す。し・ゾスタＴの／乙ビット出力は、ｇ個一
組のブース（Ｂｏｏｔｈ）のデコーダＭｂ　に与えられ
、該デコータはｇ組の出力Ｍｅを発生し、各組はｋつの
機能を含んでおり、そのうちのユつ、即ち（１）シフト
またはシフトなし、及び（２）加算、減算またはゼロ、
は一度に能動となる。

を個一組のパンクの／クビットスタチックキャリ・フィ
ード・フォワード加算器Ｍａ　−１ないしＭａ　　−８
は、ＴレジスタがロードされるとＭｃ大入力受取９、従
って、乗算機能の有効部分は、ＭＰＹ命令が実行される
前に開始させられる。加算器Ｍａ−１ないしＭａ−８は
スタチックであり、即ち、これらを作動させるにはクロ
ックＱ１ないしＱ４を必要としない。各レベルまたはパ
ンクはデコーダ出力Ｍｅ　に応答する制御セクションを
含んでおり、上記制御セクションは加算器にフィードす
る。レベルＭａ−２は半加算器を用い、レベルＭａ−３
ないしＭａ−８は全加算器を用いる。牙／のレベルＭａ
−１は、先行のステージからの部分積が々いので、加算
器を必要としせず、従って該レベルは制御セクションだ
けを有す。ＭＰＹ命令がＱ４上でデコードされると、オ
ツのオペランドが７６ビツト入力Ｍｉ　　によってＤパ
スから上記スタチック加算器へ加えられる。ｇつのレベ
ルの加算器Ｍａ−１ないしＭａ−８の各レベルは和を計
算し、部分積がラインＭｆ　を介して次の高いレイルへ
送られる。ただし、各レベルの一つのＬＳＢはラインＭ
ｅ　を介して動的加算器Ｍｄへ送られる。スタチック加
算器アレイが確立すると、レベルＭａ−８からの７７ビ
ツト出力Ｍｇに加えて７つの低しペルツビツ）ＬＳＢ出
力Ｍｅがキャリ・リップル加算器Ｍｄ（３／ステージ）
へ与えられて最終的キャリ評価が行なわれ、３７ビツト
積をコの補数表記法で発生させる。この３７ビツトは、
積レジスタＰ内で３λビツト積を得るために符号拡張さ
れる。

ブースのユビット・アルゴリズムにより、加算器ステー
ジの個数は、さもなければ必要である個数の約半分に減
少する。昔からある筆算法で乗算を行々う場合には、７
つの第４ランドの右のまたはＩ、Ｓの数字に他のオ啄ラ
ンドを乗じて部分積を作り、次いで、次の数字に乗じて
他の部分積を作り、該他の部分積を上記牙／の部分積に
対して７桁シフトさせる。ブースのアルゴリズムはコ値
方式の乗算法を与えたものであり、この乗算法において
は、各たびごとに、７ビツトの代りにコビットを処理す
ることができる。従って、レベルＭａ　−１はＤパスの
全ビットのＴレジスタ倍の一つのＬＳＢを乗算し、部分
積Ｍｅ及びＭｆ　　を作る。

矛コのレベルＭａ−２はＴレジスタの次の２ピツトをＤ
パスに対して乗算し、Ｍａ−１からの部分積Ｍｆ　　を
加算し、そして、この演算は各レベルごとにａビットを
シフトするので、新たな部分積Ｍｆを発生する。

＞＜ＺＣ図に、ｇつのデコーダＭｂのうちの一つをレジ
スタＴのコビットとともに示す。レジスタ７段は、Ｑ４
においてクロックされる再循環トランジスタＲｅ具備の
２つのインバータＩａから成る。上記Ｔ段は、ＬＴ命令
中にＱ２上で生ずるＩＤＩからの＋ＬＴコマンドによっ
てトランジスタＴａ　を介してロードされる。レジスタ
Ｔのａつの出力及び補数はラインＴＯ及びＴｃ　によっ
て７つのブースのデコーダＭｂ　に加えられる。上記デ
コーダはグつの論理回路から成っており、各回路は、ス
タチックロードＢａ、　Ｂｂ、　Ｂｅ　またはＢｄ、及
び、’ｒ”−）に接続されたラインＴｏ及びＴｃ　　付
きのトラン・ゾスタＢｅのパターンを有す。諸期間のう
ちのλつは、ラインＢｆ　Ｋよってｒ−ト内に固定され
た／またはＯを有す。出力Ｍｅ−１及びＭｅ−２ハ、シ
フトナシコマンド及びシフト・コマンドを表わし、そし
て論理ステージＢｅ及びＢｄから来る。出力Ｍｅ　−４
及びＭｅ−５は、上記論理回路の矛／のもののロードＢ
ａからの真且つ補数出力であり、そしてこれらは加算コ
マンド及び減算コマンドを表わす。Ｂｅからの出力はゼ
ロ・コマンドである。

スタチック加算器の牙／のレベルＭａ−１は、Ｄ−ＢＵ
Ｓ入力Ｍｌ　及び入力Ｍｃ　だけ］−１か含まれておら
ず、部分積を有し々いという点において、高レベルのも
のよりも簡単である。この】１／のステージの一つのス
テージを、レベルＭａ−２及ヒレペルＭａ−３の７７の
ステージのうちのコつとともに矛４ｔＣ図に示す。制御
セクションＭｒｎは全てのレベル上で全く同じである。

どの素子もクロックされない。

デコーダＭｌ）及び制御出力Ｍｃ　を有する制御セクシ
ョンＭｍ　ハブースの一度にユビット形アルゴリズムを
決定し、これは回路を減らし且つ速度を一倍増大する。

ａつのビットが順々に問い合せされるときに、必要とな
る演算は加算、減算、演算なし、または唯／ピットのシ
フトのみである。Ｔからの入力を一つのオペランドとし
て考え、及びＤパスからの入力を他のオペランドとして
考える場合に、機能は次表の通りである。

Ｔｉ＋Ｉ　　Ｔｌ　　（Ｔｉ−１）　　　　機　能　　
　部分積０　０　　０）　　　演算なし　　　　　Ｋ＋
００　　０　　　　（１）　　　　　　Ｄを加算　　　
　　　　Ｋ十Ｄ０　　１　　　　（０）　　　　　Ｄを
加算　　　　　　Ｋ＋Ｄ０　　　１　　　　（１）　　
　　　　Ｄをシフトし加算　　Ｋ＋２Ｄ１　　０　　　
　（０）　　　　　　Ｄをシフトし加算　　Ｋ−２Ｄ１
　　０　　　　（１）　　　　　Ｄを減算　　　　　　
Ｋ−Ｄｌ　　　１　　　　（０）　　　　　Ｄを減算　
　　　　　Ｋ−Ｄｌ　　　１　　　　（１）　　　　　
演算なし　　　　　　Ｋ＋Ｄブースのコビット・アルゴ
リズムを用いる乗算の一例を示せば次の通りである。

Ｄ＝００１１０１　　　　　　（−１３十進数）０００
０００００００００−−−　１　　１　　　（０）→に
−Ｄ１１１１１１１（１００１１）−−−０１（１）→
に＋２Ｄ（＝−，３２左　十進数） 制御セクションＭｍにおいて、Ｄパスからの入力Ｍｌ　
はトランジスタＭｍ−１及び制御出力Ｍｅ−１によって
制御され、シフトはない。隣りのビットに対するＭｉ　
入力はトランジスタＭｍ−２及びＭｅ−２シフト・コマ
ンドによってゲートインされ、上述のように「２Ｄ」の
関数を提供する。ゼロはトランジスタＭｍ−３及びゼロ
制御出力Ｍｅ−３によって提供され、その結果、モード
Ｍｍ　−４がＶｃｃに接続される（コの補数におけるゼ
ロ）。先行のステージからのキャリ・インはラインＭｍ
−５上にあり、そして上記先行のステージからの部分積
はラインＭｍ　−６上にある。加算または減算制御は、
Ｍｅ−４及びＭｃ−５の各加算及び減算コマンドによっ
て制御されるトランジスタＭｍ−７によって提供される
。全加算器は、制御セクションの出力を受取る論理ゲー
トＭｎ−１、並びに’ｆ−）Ｍｎ−２及び排他的ＮＯＲ
Ｍｎ−３を含んでおり、ラインＭｎ−４上の和及びライ
ンＭｎ−５上のキャリを作る。速度は、同じレベル上で
キャリ・リップルの代りにキャリ・フィード・フォワー
ドを用いることによって増大する。レベルＭａ−１は先
行のステージからの部分積または和Ｍｍ　−６を有して
おらず、またキャリ・インＭｎ−５も有しておらず、従
って、加算器は必要でなく、モードＭｎ−８において和
（差）を作ってキャリを作らない制御器だけがあればよ
１　　　い。矛ユのレベルＭａ−２は、Ｍａ−１からキ
ャリ・フィード・フォワードを受取ることがないので、
半加算器である。

９ ダイナミック加算器すなわち３／ステージ・リップル・
スルー・キャリ加算器の諸加算器ステージのうちの一つ
をレジスタＰの７つのステージとともに牙９Ｄ図に示す
。上記加算器ステージは、トランジスタＭｄｌによって
ＱｌまたはＱ３−トで？−トされるλつの入力Ｍｅ　　
を受取る。加算器ＭｄのｔつのＬＳＢは、その入力がＱ
ｌ上でゲートされる。即ち、スタチックアレイ・レベル
Ｍａ−１、ＭＢ−２及びＭａ−３が確立されており、そ
して出力Ｍｅ　がこの時点で妥当であるからである。

従って、出力Ｍｆはまだ妥当となってい々いが、Ｍｄ　
における加算及びリップル・スルーは開始できる。従っ
て、より多くの有効ビットがトランジスタＭｄｌにおい
てＱ３上で／ｒ−）さ力る。次の低レベル有効ステージ
からのキャリ入力Ｍｄ２が、排他的ＮＯＲ回路Ｍｄ３の
７つの入力に、及び、次の高レベルのステージに対して
キャリ出力Ｍｄ５を発生するキャリ出力？−）Ｍｄ４に
加えられる。

論理ｆ−トＭｄ６によって入力Ｍ、及びキャリ・インか
ら伝播期間が発生し、Ｍｄｄ付きの論理ｒ００ −ドＭｄ７によってキャリ発生期間が発生する。

同じ出力Ｍｄ８がラインＭｄ９によってＰレジスタ・ス
テージの入力に接続され、トランジスタＰａによるＱ４
上のＩＤＩからの＋ＬＰＲ（Ｐレジスタにロード）によ
ってゲートされる。Ｐレジスタ・ステージは、／対のイ
ンバータＩａ及びＱ２上で／ｒ−トされる再循環トラン
ジスタＲｅから成る。出力は、インバータＰｃとともに
、７つの入力としてのＩＤＩからのΦＮＲＰＲ（Ｐレジ
スタの読出しなし）を有するゲートＰｂによってＱｌ上
でＡＬＵ−ｂ入力に加えられる。トランジスタｐｂはＱ
４上でＡＬＵ−ｂ入力をプリチャージする。

乗算器演算のタイミングを才３Ｃ図の（ｊＤ〜（ｍｍ）
に示す。ＳＯのＱ２上で、レジスタＴがロードされ、ブ
ースのデコーダからの出力Ｍｅ　は妥当となる。ＭＰＹ
命令が８１のＱ３においてデコーダ内で妥当であるとす
ると、ＤパスからのＭｉ大入力ＳｌのＱ４において妥当
である。ダイナぐツク加算器Ｍｄ　の低レベルのビット
はＳ２のＱｌ上でＭｄｌを介してＭｅ　をロードされ、
そしてキャリが３／ビツトの低レベルのものを通じてリ
ップルを開始し、次いでこれは高レベルの出力Ｍｆを通
じてＳ２のＱ３において継続し、従ってレジスタＰはＰ
ａ　を介してＳ２のＱ４上でロードされ、データは、後
続のサイクルのＱｌ上でＡＬＵ−１にロードされるまで
、該レジスタに留まっている。

以上、本発明をその実施例について説明したが、本発明
はこの実施例に限定されるものではない。

以上の説明から、当業者には上述の実施例についての種
々の変形及び本発明についての他の態様が可能である。

かかる変形または態様は全て、特許請求の範囲に記載の
如き本発明の真の範囲内にある。

【図面の簡単な説明】

牙／図は本発明にかかるマイクロコンピュータ・システ
ムのブロック図、牙コ図は牙／図のシステムに使用する
ＭＯ８／Ｔ、Ｓｒマイクロコンピュータ装置（ＣＰＵま
たは中央処理装置を含む）のブロック図、’Ａ□３Ａ図
ないし牙３Ｃ図は牙ユ図のマイクロコンピュータの演算
における電圧または事象対時間の関係を示すタイミング
チャート、矛ダＡ図ないし牙ｌＩＤ図は牙ツ図のマイク
ロコンピュータ装置における特定の回路の路線図である
。 １０・・・・・・・・・マイクロコンピュータ、　１１
・・・・・・・・・メモリ、　１２・・・・・・・・・
Ｉ１０装置、１３・・・・・・・・・制御パス、　１４
・・・・・・・・・　リード・オンリ・メモリ（ＲＯＭ
）、　１５・・・・・・・・・ランダム・マクセス・メ
モリ、　１７・・・・・・・・・クロック発生器。 特開昭５８−ＩＧ３０ＧＯ（３０） 特開昭５８−ＩＧ３０６０　（３１） 特開昭５８−ＩＧ３０ＧＯ（３２） 手続補正書（方式） １．事件の表示　昭和タフ　年特許　願　第２３３０３
乙号３、　補正をする者 事件との関係　出願人 ４、代理人 ５、補正命令の日付　　自　　発 ６、補正の対象　全図面 手　　続　　補　　正　　書 １、事件の表示　昭和よ７年特許願第２３３０３６号３
、補正をする者 事件との関係　　出願人 ４、代理人 ５、　補正命令の日付　　　自　　発

Claims (1)

1. 【特許請求の範囲】 １、　単一の集積回路内に形成され、且つデータ入出力
   ターミナル及びアドレス出力ターミナルを有するマイク
   ロプロセッサ装置ト、 上記マイクロプロセッサ装置の外部にあυ、アドレス入
   力及びデータ出力手段を有するメモリ手段と、 外部機器へのまたはこれからの情報の転送のだめの入出
   力周辺手段と、 上記マイクロプロセッサ装置のアドレス出力ターミナル
   に、並びに上記周辺手段と上記メモリ手段のアドレス入
   力とに結合される外部アドレスバス手段と、 上記マイクロプロセッサ装置のデータ入出力ターミナル
   に、並びに上記周辺手段と上記メモリ手段のデータ出力
   手段とに結合される外部データバス手段とを備えて成り
   、 上記マイクロプロセッサ装置は、 データ入力及びデータ出力を有する演算／論理ユニット
   と、 アドレス入力を有し、且つデータ入出力手段を有するデ
   ータメモリと、 上記演算／論理ユニットのデータ入力及びデータ出力に
   結合され、且つ上記データメモリのデータ入出力手段に
   結合される内部データバス手段と、 アドレス入力を有し、且つメモリ出力を有限命令語を記
   憶する内部プログラムメモリ手段と、上記プログラムメ
   モリ手段のアドレス入力に接続されたプログラムアドレ
   ス手段と、命令語に応答して制御出力を発生するように
   なっておシ、上記制御出力が上記演算／論理ユニットの
   演算並びに上記内部バス手段への及びこれからの転送を
   定める、制御手段と、命令語を受取るために上記メモリ
   出力に、命令語を上記制御手段へ送るために上記制御手
   段に、及びプログラムアドレスを転送するために上記プ
   ログラムアドレス手段にそれぞれ結合される内部プログ
   ラムバス手段と、 演算サイクルを確立するようになったタイミング手段と
   を備え、上記演算サイクル中にデータが上記データメモ
   リから上記演算／論理ユニットのデータ入力へ転送され
   、上記プログラムアドレス手段はアドレスを上記ゾログ
   ラムメモリのアドレス入力へ適用し、上記制御手段は上
   記メモリ出力から命令語を受取るようになっているマイ
   クロプロセッサ・システム。 ２、順次紗〈演算サイクルがオーバラップしている特許
   請求の範囲矛１項記軟のマイクロプロセッサ・システム
   。 ３　内部データバス手段がＮビット幅のバスを備えてお
   り、演算／論理ユニットのデータ出力が２Ｎビツトであ
   る特許請求の範囲４・１項記載のマイクロプロセッサ・
   システム。 ４　データ入力及びデータ出力を有する演算／論理ユニ
   ットと、 上記データ出力に接続された入力及びアキュムレータ出
   力を有するアキュムレータと、アドレス入力を有し、且
   つデータ入出力手段を有するデータメモリと、 上記演算／論理ユニットのデータ入力に及び上記アキュ
   ムレータ出力に結合され、且つ上記データメモリの入出
   力手段に結合されるデータバス手段と、 上記アキュムレータ出力を上記データバス手段から分離
   した上記演算／論理ユニットのデータ入力に接続する手
   段と、 上記データバス手段に接続され九半導体装置の外部の回
   路に結合するだめのデータ入出力ターミナルと、 命令語の制御の下で選択可能な数のビットをシフトする
   ために上記データバス手段から上記演算／論理ユニット
   のデータ入力への結合部内にあるシフタと、 アドレス入力を有し且つメモリ出力を有し、命令語を記
   憶するプログラムメモリと、上記プログラムメモリのア
   ドレス入力に接続されたプログラムアドレス手段と、 命令語に応答して制御出力を発生するようになっており
   、上記制御出力が上記演算／論理ユニットの演算並びに
   上記バス手段への及びこれからの転送を定める制御平部
   と、 上記命令出力に、上記制御手段に、及び上記プログラム
   アドレス手段に結合されるプログラムバス手段と、 オーバシップする演算サイクルを確立するタイミング手
   段とを備えて成如、上記演算サイクルのうちの単一のサ
   イクル中にデータが上記シフタを介して上記データメモ
   リから上記演算／論理ユニットのデータ入力へ転送され
   、及び上記演算／論理ユニットは７つの命令のために上
   記アキュムレータに対して結果を作り、上記制御手段は
   次の命令のために上記プログラムバス手段を介して上記
   メモリ出力から命令語を受取シ、上記プログラムアドレ
   ス手段は他の後続の命令のためにアドレスを上記プログ
   ラムメモリのアドレス入力へ適用するようになっている
   、単一半導体装置内に形成されたマイクロコンピュータ
   装置。 ５、　内部データバス手段がＮビット幅のバスを備えて
   おシ、アキュムレータ及び演算／論理ユニットはいずれ
   も２つのＮビット語のためにλＮビット幅である特許請
   求の範囲矛４項記載のマイクロコンピュータ装置。 ６．１’／及び牙コのオペランド入力並びに結果出力を
   有する乗算器が半導体装置内に含まれておシ、上記＋ｉ
   及び矛コのオペランド入力はデータバス手段からロード
   され、上記牙ｌ及び矛コのオペランド入力の一つは一時
   的記憶手段を含んでおシ、上記結果出力は積レジスタ中
   にあり、制御手段によって制御されるセレクタ手段が上
   記積レジスタまたはシフタの出力のいずれかを演算／論
   理ユニットのデータ入力に接続する特許請求の範囲矛４
   項記載のマイクロコンピュータ装置。 ７、　シック出力、アキュムレータ、演算／論理ユニッ
   ト、及び積レジスタが、各々、データバス手段及びデー
   タ入出力ターミナルよシもビット的に遥かに幅広である
   特許請求の範囲子６項記載のマイクロコンピュータ装置
   。 ８、乗算器が、演算サイクルの一つにおいて演算して、
   牙ｌ及び、ｆ−２のオペランドの積を発生し、及び上記
   績を積レジスタにロードする特許請求の範囲子４項記載
   のマイクロコンピュータ装置。 ９　単一の集積回路内に形成され、データ入出力ターミ
   ナル及びアドレス出力ターミナルを有するマイクロプロ
   セッサ装置と、 上記マイクロプロセッサ装置の外部にあり、アドレス入
   力及びデータ入出力手段を有するメモリ手段と、 外部機器への及びこれからの情報の転送のための入出力
   周辺手段と、 上記マイクロプロセッサ装置のアドレス出力ターミナル
   に及び上記メモリ手段のアドレス入力に結合される外部
   アドレスバス手段と、上記マイクロプロセッサ装置のデ
   ータ入出力ターミナルに及び上記メモリ手段のデータ入
   出力手段に結合される外部データバス手段とを備えて成
   り、 上記マイクロプロセッサ装置ハ、 データ入力及びデータ出力を有する演算／論理ユニット
   と、 上記演算／論理ユニットの上記データ出力を受取す且つ
   アキュムレータデータ出力を有するアキュムレータと、 アドレス入力を有し且つデータ入出力手段を有するデー
   タメモリと、 上記演算／論理ユニットのデータ入力及び上記アキュム
   レータデータ出力に結合され、且つ上記データメモリの
   データ入出力手段に結合される内部データバス手段と、 アドレス入力を有し且つメモリ出力を有し、命令語を記
   憶する内部ゾログラムメモリと、上記プログラムメモリ
   のアドレス入力に接続されたプログラムアドレス手段と
   、 命令語に応答して制御出力を発生するようになっており
   、上記制御出力が上記演算／論理ユニットの演算並びに
   上記内部バス手段への及びこれからの転送を定める、制
   御手段と、上記メモリ出力に、上記制御手段に、及び上
   記プログラムアドレス手段に結合される内部プログラム
   メモリ段と、 オーバラップする演算サイクルを確立するタイミング手
   段とを具備しておシ、単一の上記演算サイクル中にデー
   タが上記データメモリから上記演算／論理ユニットのデ
   ータ入力へ転送されて上記演算／論理ユニットは一つの
   命令のために上記アキュムレータに対して結果を作り、
   上記制御手段は次の命令のために上記プログラムメモリ
   のメモリ出力から命令語を受取り、上記プログラムアド
   レス手段は他の後続の命令のためにアドレスを上記プロ
   グラムメモリのアドレス入力へ適用するようになってい
   るマイクロプロセッサ・システム。 １０　　内部データバス手段がＮビット幅のパスを備え
   ており、演算／論理ユニットのデータ出力及びアキュム
   レータがいずれも、別々のＮビット語をもってｌ］が、
   ２Ｎビツトである特許請求の範囲子９項記載のマイクロ
   プロセッサ・システム。 １１、アキュムレータ・データ出力が演算／論理ユニッ
   トの１つのデータ入力に結合され、且つまた高レベル及
   び低レベルのＮビット暗転選手段を介してデータバス手
   段に別々に接続６れでいる特許請求の範囲子９項記載の
   マイクロプロセッサ・システム。 １２、各々がデータバス手段に選択的に結合され且つデ
   ータメモリのアドレス入力に選択的に結合される複数の
   別々のレジスタを含むデータメモリアドレス手段と、上
   記レジスタを別々に選択的にインクリメントするだめの
   手段と、上記レジスタの一つを指示するためポインタレ
   ジスタとを含んでいる特許請求の範囲子１項におけるマ
   イクロプロセッサ装ｆ。 １３、制御手段が、演算／論理ユニットにおける演算を
   決定するため及び別々のレジスタのインクリメント動作
   を制御するために演算サイクル中に制御出力を発生する
   特許請求の範囲牙１２項記載のマイクロプロセッサ装置
   。 １４、別々のレジスタのうちのいずれがデータメモリの
   アドレス入力に結合されるかを決定するだめのセレクタ
   手段と、プログラムバス手段からの命令語のビットを上
   記セレクタ手段に結合する手段とを含んでいる特許請求
   の範囲矛１２項記載のマイクロプロセッサ装ｆｆ。 １５、内部データバス手段の内容を内部プログラムパス
   手段へ転送するだめの、及び上記内部プログラムバス手
   段の内容を上記内部データバス手段へ転送するだめのバ
   ス交換手段を含んでおシ、上記バス交換手段は、データ
   を演算／論理ユニットの出力から上記内部データバス手
   段及び上記内部プログラムパス手段を介してプログラム
   アドレス手段へ転送するように機能し、内部プログラム
   メモリをアドレス指定し、及び命令語によって確定され
   る同じ演算シーケンスにおいて、データを上記プログラ
   ムメモリのメモリ出力から上記内部プログラムパス手段
   を介して上記内部データバス手段へ転送する特許請求の
   範囲牙１項におけるマイクロプロセッサ装置。 １６、バス交換手段を介する転送の後、データが演算サ
   イクルの一つの部分中に内部データバス手段上で妥当で
   あシ、情報が演算サイクルの他の部分中に内部プログラ
   ムバス手段上で妥当である特許請求の範囲牙１５項記載
   のマイクロプロセッサ装置。 １７、バス交換手段が、内部プログラムパス手段への転
   送のために演算サイクルの一つの部分中にのみ内部デー
   タバス手段からデータを受取シ、上記内部データバス手
   段への転送のために演算サイクルの他の部分中に上記内
   部プログラムパス手段から情報を受取る特許請求の範囲
   矛１６項記載のマイクロプロセッサｉｆ。 １８、　（ａ）　　Ｎビットの矛／のオペランドのだめ
   の矛ｌの入力手段と、 （ｂ）　　Ｎビットの牙コの第４ランドのための矛コの
   入力手段と、 （、）　　各々が上記牙ｌの入力手段から上記Ｎビット
   のうちのΩつを受取り及び複数の制御出力を発生する８
   ７２個のデコーダ手段と、（ｄ）　　Ｎ／Ｊビットのス
   タチック加算器レベルとを備え、各レベルは上記デコー
   ダ手段の一つから上記制御出力を受取る制御セクション
   を含んでおり、最低次のもの以外の各レベルは少なくと
   もＮビットの並列二進加算器ステージを包含しており、
   各レベルの各ステージは上記牙−の入力手段から上記Ｎ
   ビットのうちの一つを受取り、部分積及び桁上げ信号（
   キャリ）が一つのレベルから次の高いレベルへ接続され
   るが一つのレベル内で加算器ステージに沿って結合され
   るキャリはなく、更に、 （、）　　リップル・キャリを有する少なくともＭ＋Ｎ
   ビットの加算器ステージを備えて成シ、各ステージは上
   記スタチック加算器レベルから部分積出力を受取り、最
   上位ピッ）（ＭＳＢ）加算器ステージは上記スタチック
   加算器レベルの最高レベルから部分積ビットを受取如、
   二つの最下位ビット（ＬＳＢ）加算器ステージは上記ス
   タチック加算器レベルの最低レベルから二つの部分積ビ
   ットを受取り、ＬＳＢとＭＳＢとの間の各対の加算器ス
   テージは対応の介在のスタチック加算器レベルのＬＳＢ
   ステージから二つの部分積ビットを受取るようになって
   いる乗算回路。 １９、デコーダが、加算、減算、シフト及び演算なしを
   含む制御出力を発生する同一のブース型デコーダである
   特許請求の範囲矛１８項記載の乗算回路。 ２０　矛ｌの入力手段が、矛／の演算状態時間において
   ロードされる一時的レジスタであり、矛コの入力手段が
   、矛λの演算状態時間においてロードされるデータバス
   であシ、該矛コ演算状態時において制御出力がデコーダ
   出力に存在する特許請求の範囲矛１９項記載の乗算回路
   。 ２１、加算器ステージが牙３の演算状態時間において部
   分積を受取る特許請求の範囲矛２０項記載の乗算回路。 ２２、ＬＳＢ加算器ステージが矛３演算状態時間の牙／
   の期間においてロードされ、ＭＳＢステージが上記牙３
   演算状態時間の遅い牙コの期間においてロードされる特
   許請求の範囲牙２１項記載の乗算回路。 ２３、スタチック加算器レベルの第一のレベルカ半加舞
   器ステージを用い、より高い全てのレベルが全加算器ス
   テージを用いる特許請求の範囲牙１９項記載の乗算回路
   。 ２４、スタチック加算器レベルの最低次レベルが、部分
   積出力を受取ることがなく、且つ制御セクションのみか
   ら成っている特許請求の範囲矛２３項記載の乗算回路。