JPS61241948A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61241948A JPS61241948A JP60083133A JP8313385A JPS61241948A JP S61241948 A JPS61241948 A JP S61241948A JP 60083133 A JP60083133 A JP 60083133A JP 8313385 A JP8313385 A JP 8313385A JP S61241948 A JPS61241948 A JP S61241948A
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- Japan
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- resin
- semiconductor device
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- manufacturing
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、樹脂封止した半導体素子に加わる応力を緩
和するようにする半導体装置の製造方法に関するもので
ある。
和するようにする半導体装置の製造方法に関するもので
ある。
第４図は従来の半導体装置を示す断面図であシ、図にお
いて、（１）は樹脂封止形半導体装置で一般に用いられ
ているリードフレームのダイパッド、（２）はそのリー
ド部、（３）は半導体素子、（４）は半導体素子（３）
の回路を外部と接続するためのボンディングＣ２） パッド、（５）はリード（２）とポンディングパッド（
４）とを接続するポンディングワイヤー、（６）は素子
表面ｆｆｌ護膜であるパッシベーション膜、（７）ハバ
ッ７７コート膜、（３）は封止樹脂である。
いて、（１）は樹脂封止形半導体装置で一般に用いられ
ているリードフレームのダイパッド、（２）はそのリー
ド部、（３）は半導体素子、（４）は半導体素子（３）
の回路を外部と接続するためのボンディングＣ２） パッド、（５）はリード（２）とポンディングパッド（
４）とを接続するポンディングワイヤー、（６）は素子
表面ｆｆｌ護膜であるパッシベーション膜、（７）ハバ
ッ７７コート膜、（３）は封止樹脂である。
次に、この半導体装置の製造方法について説明する。ま
ず、シリコーンウェハーに種々の工程を経て作製した回
路は最終的に半導体素子表面保護膜（６）として、リン
ケイ酸ガラス（ＰＥＩＧ ）や窒化シリコン（Ｓｚ３Ｎ
４）等の無機質膜を化学的気相成長（ＣＶＤ）法等によ
り被着される。半導体素子（３）の面積の小さいＩＣで
は問題にはされていなかったが、２５６キロビツト（ｋ
ｂｉｔ） ＤＲＡＭ ｈ！？のように、高集積ＩＣ（Ｖ
Ｉ’３工）では素子面積が大きいので、樹脂封止形半導
体では封止樹脂（８）の残留応力で素子（３）の表面に
応力が発生し、Ａｔ配線のスライド、素子（３）または
樹脂（３）のクラック発生があった０このような不具合
を防止するために、パッシベーションＩＩ （６）の上
に、有機材料、たとえばポリイミドやシリコーン樹脂を
塗布し、熱硬化の後、ダイシングによシウエハーカット
を行い、半導体素子（３）ヲリードフレームのダイパッ
ド（１）に、たとえばＡ＊−８ｉ共晶で接合し、ポンデ
ィングパッド（４）とリード（２）をボンディングワイ
ヤ（５）で接合後、エポキシ樹脂等の熱硬化性樹脂（３
）でモールド成型する方法がとられていた。
ず、シリコーンウェハーに種々の工程を経て作製した回
路は最終的に半導体素子表面保護膜（６）として、リン
ケイ酸ガラス（ＰＥＩＧ ）や窒化シリコン（Ｓｚ３Ｎ
４）等の無機質膜を化学的気相成長（ＣＶＤ）法等によ
り被着される。半導体素子（３）の面積の小さいＩＣで
は問題にはされていなかったが、２５６キロビツト（ｋ
ｂｉｔ） ＤＲＡＭ ｈ！？のように、高集積ＩＣ（Ｖ
Ｉ’３工）では素子面積が大きいので、樹脂封止形半導
体では封止樹脂（８）の残留応力で素子（３）の表面に
応力が発生し、Ａｔ配線のスライド、素子（３）または
樹脂（３）のクラック発生があった０このような不具合
を防止するために、パッシベーションＩＩ （６）の上
に、有機材料、たとえばポリイミドやシリコーン樹脂を
塗布し、熱硬化の後、ダイシングによシウエハーカット
を行い、半導体素子（３）ヲリードフレームのダイパッ
ド（１）に、たとえばＡ＊−８ｉ共晶で接合し、ポンデ
ィングパッド（４）とリード（２）をボンディングワイ
ヤ（５）で接合後、エポキシ樹脂等の熱硬化性樹脂（３
）でモールド成型する方法がとられていた。
従来の半導体装置の製造方法では、以上のように、バッ
ファコート膜（７）をスピンコードまたはスクリーン印
刷の後、熱を加えて硬化する必要があり、製造プロセス
が煩雑であるなどの問題点があった０ この発明は上記のような問題点を解消するためになされ
たもので、素子表面に加わる応力を緩和できるとともに
、製造プロセスが簡単で安価な高信頼性の半導体装置が
実現できる製造方法を得ることを目的とする。
ファコート膜（７）をスピンコードまたはスクリーン印
刷の後、熱を加えて硬化する必要があり、製造プロセス
が煩雑であるなどの問題点があった０ この発明は上記のような問題点を解消するためになされ
たもので、素子表面に加わる応力を緩和できるとともに
、製造プロセスが簡単で安価な高信頼性の半導体装置が
実現できる製造方法を得ることを目的とする。
ｃ問題点を解決するための手段〕
この発明に係、る半導体装置の製造方法は、バッフアコ
−）Ｍトｔ、て、パッシベーション膜上に製造プロセス
が簡単なＡ、ｔ＠ｔ−被着することにより樹脂封止によ
り加わる素子表面の応力をＡｔ膜で緩和するようにした
ものである。
−）Ｍトｔ、て、パッシベーション膜上に製造プロセス
が簡単なＡ、ｔ＠ｔ−被着することにより樹脂封止によ
り加わる素子表面の応力をＡｔ膜で緩和するようにした
ものである。
この発明におけるバッファコート膜はＡｔの性質である
塑性変形性を利用することによシ、樹脂の熱収縮による
残留応力を素子表面に極力加わらないようにする。
塑性変形性を利用することによシ、樹脂の熱収縮による
残留応力を素子表面に極力加わらないようにする。
第１図はこの発明の一実施例の方法で製造された半導体
装置の断面図で、第１図において、第４図の従来例と同
一符号は同等部分を示し、説明の恵複を避ける。そして
、（９）はＡｔ膜でパッシベーション膜（６）の上に蒸
着されている。
装置の断面図で、第１図において、第４図の従来例と同
一符号は同等部分を示し、説明の恵複を避ける。そして
、（９）はＡｔ膜でパッシベーション膜（６）の上に蒸
着されている。
このように構成された半導体装置において、実際に半導
体素子表面に働く応力がバッファコート膜がない場合と
比べ減少していることを光弾性の手法を用いて確認した
。以下、その結果について述べる。第２図（ａ）および
（ｂ）はそれぞれ、バッファコート膜が無い構造の場合
、およびとの実施例製造方法で得られる構造の場合の樹
脂封止後の応力分布を光弾性の手法で計測した結果であ
る。試料は第４因および第１図に示したような半導体装
置の断面を約Ｉｎｍの厚さにスライスしたものである。
体素子表面に働く応力がバッファコート膜がない場合と
比べ減少していることを光弾性の手法を用いて確認した
。以下、その結果について述べる。第２図（ａ）および
（ｂ）はそれぞれ、バッファコート膜が無い構造の場合
、およびとの実施例製造方法で得られる構造の場合の樹
脂封止後の応力分布を光弾性の手法で計測した結果であ
る。試料は第４因および第１図に示したような半導体装
置の断面を約Ｉｎｍの厚さにスライスしたものである。
第２図の線σＱは半導体素子周辺に現われた光弾性によ
る縞模様を示し、各々の線上では主応力差が一定でおる
ことを示す。縞数が多い程応力が集中していることを示
すので、この実施例による場合素子表面に加わる応力が
緩和されていることが分かる。この様子をさらに明確に
した結果を第３図に示す。これは光弾性計測から得られ
たデータをさらに解析し、半導体素子表面に働く応力成
分を水平方向に働くせん断応力（τ）と圭直に働く応力
（σ：引張夛ヲ正、圧縮を負）を求めた結果である。
る縞模様を示し、各々の線上では主応力差が一定でおる
ことを示す。縞数が多い程応力が集中していることを示
すので、この実施例による場合素子表面に加わる応力が
緩和されていることが分かる。この様子をさらに明確に
した結果を第３図に示す。これは光弾性計測から得られ
たデータをさらに解析し、半導体素子表面に働く応力成
分を水平方向に働くせん断応力（τ）と圭直に働く応力
（σ：引張夛ヲ正、圧縮を負）を求めた結果である。
図において、横軸は半導体素子のエツジからの距離Ｘ（
任意単位）、縦軸は半導体素子（３）の表面での樹脂（
８）に加わる応力（任意単位）である。実線で描いた曲
線αηおよび（６）はそれぞれバッファコート（９）が
無い場合のせん断応力および垂直応力を示し、破線で描
いた曲線（至）およびＱ４）はそれぞれこの実施例によ
る構造の場合に得られたせん断応力および垂直応力曲線
を示す。応力の分布の傾向は両者において共通している
が、その絶対値はこの実施例による構造の場合の方が明
らかに低減しており、本発明の製造方法によって得られ
る構造の応力緩和効果を証明している。
任意単位）、縦軸は半導体素子（３）の表面での樹脂（
８）に加わる応力（任意単位）である。実線で描いた曲
線αηおよび（６）はそれぞれバッファコート（９）が
無い場合のせん断応力および垂直応力を示し、破線で描
いた曲線（至）およびＱ４）はそれぞれこの実施例によ
る構造の場合に得られたせん断応力および垂直応力曲線
を示す。応力の分布の傾向は両者において共通している
が、その絶対値はこの実施例による構造の場合の方が明
らかに低減しており、本発明の製造方法によって得られ
る構造の応力緩和効果を証明している。
なお、上記実施例ではＡｔ膜（９）はフローティング状
態になっているが、このＡｔ膜（９）と素子（３）のグ
ランド回路と接続しておけば、Ａｔ膜（９）の電位は零
となるので、樹脂（８）の透湿による水との電池作用が
軽減され、素子（３）のＡｔ配線腐食の問題も低減する
ばかりではなく、樹脂（３）に静電帯電したチーヤージ
をＡｔ膜（９）を通しアースされ、静電破壊に対しても
強い半導体装置が得られる。
態になっているが、このＡｔ膜（９）と素子（３）のグ
ランド回路と接続しておけば、Ａｔ膜（９）の電位は零
となるので、樹脂（８）の透湿による水との電池作用が
軽減され、素子（３）のＡｔ配線腐食の問題も低減する
ばかりではなく、樹脂（３）に静電帯電したチーヤージ
をＡｔ膜（９）を通しアースされ、静電破壊に対しても
強い半導体装置が得られる。
また、Ａｔ膜（９）は蒸着以外にスパッタリング、また
は、化学的気相成長法で形成してもよい。
は、化学的気相成長法で形成してもよい。
以上のように、この発明によればバッファコート膜とし
て、Ａｔを被着させるようにしたので、安。
て、Ａｔを被着させるようにしたので、安。
価で、信頼性の高い半導体装置が製造できる効果がある
。
。
４１図はこの発明の一実施例方法で製造された半導体装
置の断面図、５ｇ２図は本発明の詳細な説明するための
光弾性による応力線図、第３図は本発明の詳細な説明す
るための半導体素子近傍の応力分布図、第４図は従来の
半導体装置の一例を示す断面図である。 因において、（３）は半導体素子、（６）はパッシベー
ション膜、（８）は封止樹脂、（９）はバッファコート
膜としてのＡｔ膜である。 なお、図中同一符号は同−又は相当部分を示す。
置の断面図、５ｇ２図は本発明の詳細な説明するための
光弾性による応力線図、第３図は本発明の詳細な説明す
るための半導体素子近傍の応力分布図、第４図は従来の
半導体装置の一例を示す断面図である。 因において、（３）は半導体素子、（６）はパッシベー
ション膜、（８）は封止樹脂、（９）はバッファコート
膜としてのＡｔ膜である。 なお、図中同一符号は同−又は相当部分を示す。
Claims (4)
- （１）半導体素子の上面に形成されたパッシベーション
膜の上にアルミニウム膜を形成した後に全体を樹脂封止
することを特徴とする半導体装置の製造方法。 - （２）アルミニウム膜は真空蒸着法で形成することを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。 - （３）アルミニウム膜をスパッタリング法で形成するこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。 - （４）アルミニウム膜を化学的気相成長法で形成するこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60083133A JPS61241948A (ja) | 1985-04-18 | 1985-04-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60083133A JPS61241948A (ja) | 1985-04-18 | 1985-04-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61241948A true JPS61241948A (ja) | 1986-10-28 |
Family
ID=13793699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60083133A Pending JPS61241948A (ja) | 1985-04-18 | 1985-04-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61241948A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5473514A (en) * | 1990-12-20 | 1995-12-05 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board |
-
1985
- 1985-04-18 JP JP60083133A patent/JPS61241948A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5473514A (en) * | 1990-12-20 | 1995-12-05 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board |
| US5613295A (en) * | 1990-12-20 | 1997-03-25 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board and method for manufacturing same |
| US5646830A (en) * | 1990-12-20 | 1997-07-08 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board |
| US5715147A (en) * | 1990-12-20 | 1998-02-03 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board |
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