JPS61242018A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61242018A JPS61242018A JP60084265A JP8426585A JPS61242018A JP S61242018 A JPS61242018 A JP S61242018A JP 60084265 A JP60084265 A JP 60084265A JP 8426585 A JP8426585 A JP 8426585A JP S61242018 A JPS61242018 A JP S61242018A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- low resistance
- resistance layer
- contact hole
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法、特に微細コンタクトホ
ールにおける信頼度の高い接続方法に関する。
ールにおける信頼度の高い接続方法に関する。
半導体素子において、基板内の導電層と外部の配線層あ
るいは電極層とを電気的に接触させるための方法として
、一般にコンタクトホールによる接続方法が用いられて
いる。第２図に従来の一般的な接続方法を示す。半導体
基板１（例えばＰ型Ｓ１基板）には導電層２（例えばＮ
＋拡散層）が形成されており、この上に絶縁層３（例え
ば５ｔ０２Ｊｉ２）が形成される。絶縁層３にはコンタ
クトホール４が開口され、更にその上からアルミニウム
１１５が形成される。アルミニウム層５は配線層または
電極層として用いられ、コンタクトホール４において導
電層２と電気的に接触する。
るいは電極層とを電気的に接触させるための方法として
、一般にコンタクトホールによる接続方法が用いられて
いる。第２図に従来の一般的な接続方法を示す。半導体
基板１（例えばＰ型Ｓ１基板）には導電層２（例えばＮ
＋拡散層）が形成されており、この上に絶縁層３（例え
ば５ｔ０２Ｊｉ２）が形成される。絶縁層３にはコンタ
クトホール４が開口され、更にその上からアルミニウム
１１５が形成される。アルミニウム層５は配線層または
電極層として用いられ、コンタクトホール４において導
電層２と電気的に接触する。
アルミニウム層５は一般にスパッタ法により形成される
が、第２図に示すようにコンタクトホール４の壁部のア
ルミニウム層は、絶縁層３上のアルミニウム層より薄く
なる。例えば２μｍＸ２μｍの面積を有するコンタクト
ホールの場合、絶縁層３の厚みを１μ雇とすると、その
上に厚み１μｍのアルミニウム層５を形成させたとして
も、コンタクトホール４の壁部に形成されるアルミニウ
ム層の厚みは０．２〜０．３μｍ程度しか得られなくな
る。半導体素子の微細化、高集積化に伴ないコンタクト
ホールの径を益々小さくすることが要求されており、径
が小さくなればコンタクトホール壁部に形成されるアル
ミニウム層の厚みは更に減少する。このようにアルミニ
ウム層の厚みが減少すると配線抵抗が増大する弊害があ
るのは勿論、エレクトロマイグレーションによる断線等
の致命的な欠陥が発生する可能性もでてくる。
が、第２図に示すようにコンタクトホール４の壁部のア
ルミニウム層は、絶縁層３上のアルミニウム層より薄く
なる。例えば２μｍＸ２μｍの面積を有するコンタクト
ホールの場合、絶縁層３の厚みを１μ雇とすると、その
上に厚み１μｍのアルミニウム層５を形成させたとして
も、コンタクトホール４の壁部に形成されるアルミニウ
ム層の厚みは０．２〜０．３μｍ程度しか得られなくな
る。半導体素子の微細化、高集積化に伴ないコンタクト
ホールの径を益々小さくすることが要求されており、径
が小さくなればコンタクトホール壁部に形成されるアル
ミニウム層の厚みは更に減少する。このようにアルミニ
ウム層の厚みが減少すると配線抵抗が増大する弊害があ
るのは勿論、エレクトロマイグレーションによる断線等
の致命的な欠陥が発生する可能性もでてくる。
そこで本発明は微細なコンタクトホールにおいても信頼
性の高い良好な電気的接触を確保することのできる半導
体装置の製造方法を提供することを目的とする。
性の高い良好な電気的接触を確保することのできる半導
体装置の製造方法を提供することを目的とする。
本発明の特徴は、半導体装置の製造方法において、導電
層を有する半導体基板上に絶縁層を形成する工程と、こ
の絶縁層の一部に導電層と接触させるためのコンタクト
ホールを形成させる工程と、少なくともこのコンタクト
ホールを含む領域に第１の低抵抗層を形成する工程と、
この第１の低抵抗層上に第１の低抵抗層とはエツチング
特性の異なる被ｗａｍを形成する工程と、この被ｐｔａ
ｍのうちほぼコンタクトホール形成領域にある部分のみ
を残すようにエツチングを行う工程と、このエツチング
によって残された被膜層をマスクとして第１の低抵抗層
をエツチングする工程と、前記マスクとして用いた被膜
層を除去する工程と、配線として用いる第２の低抵抗層
を、エツチングにより残された第１の低抵抗層と電気的
接触を保つように所定の部分に形成する工程と、を行い
、微細なコンタクトホールにおいても信頼性の高い良好
な電気的接触を確保することができるようにした点にあ
る。
層を有する半導体基板上に絶縁層を形成する工程と、こ
の絶縁層の一部に導電層と接触させるためのコンタクト
ホールを形成させる工程と、少なくともこのコンタクト
ホールを含む領域に第１の低抵抗層を形成する工程と、
この第１の低抵抗層上に第１の低抵抗層とはエツチング
特性の異なる被ｗａｍを形成する工程と、この被ｐｔａ
ｍのうちほぼコンタクトホール形成領域にある部分のみ
を残すようにエツチングを行う工程と、このエツチング
によって残された被膜層をマスクとして第１の低抵抗層
をエツチングする工程と、前記マスクとして用いた被膜
層を除去する工程と、配線として用いる第２の低抵抗層
を、エツチングにより残された第１の低抵抗層と電気的
接触を保つように所定の部分に形成する工程と、を行い
、微細なコンタクトホールにおいても信頼性の高い良好
な電気的接触を確保することができるようにした点にあ
る。
以下本発明を第１図に示す実施例に基づいて説明する。
この実施例はＮ＋拡散層とアルミニウム配線層とを、微
細コンタクトホールを通して接続する例である。同図（
ａ＞において、Ｓｌから成る半導体基板１には導′Ｒ層
２としてＮ 拡散層が０．３μｍの深さで形成されてい
る。この上にＰＳ Ｇ （Ｐｈｏｓｐｈｏｒｉｃ ５ｉ
ｌｉｃａｔｅ Ｇｌａｓｓ ）から成る絶縁層３を１μ
ｍの膜厚で形成する。この後、導電層２上に１．５μｍ
幅の微細コンタクトホール４を写真蝕刻法によって開口
する。続いてこの上に第１の低抵抗層６を１μｍの膜厚
でスパッタ法により形成する。この低抵抗層６はアルミ
ニウム層等導電性の層であれば何でもよいが、Ａ１３ｉ
層で形成するのが好ましい。これはアルミニウム層で形
成した場合、アルミニウムがＳ電層２、即ちＮ＋拡散層
にまで侵入し、更にＮ＋拡散層を突破って半導体基板１
にまで達してしまういわゆるアロイスパイクという好ま
しくない現象が起こるおそれがあるためである。低抵抗
層６をＡｌＳｉ層で形成しておけば、このような問題を
防ぐことができる。
細コンタクトホールを通して接続する例である。同図（
ａ＞において、Ｓｌから成る半導体基板１には導′Ｒ層
２としてＮ 拡散層が０．３μｍの深さで形成されてい
る。この上にＰＳ Ｇ （Ｐｈｏｓｐｈｏｒｉｃ ５ｉ
ｌｉｃａｔｅ Ｇｌａｓｓ ）から成る絶縁層３を１μ
ｍの膜厚で形成する。この後、導電層２上に１．５μｍ
幅の微細コンタクトホール４を写真蝕刻法によって開口
する。続いてこの上に第１の低抵抗層６を１μｍの膜厚
でスパッタ法により形成する。この低抵抗層６はアルミ
ニウム層等導電性の層であれば何でもよいが、Ａ１３ｉ
層で形成するのが好ましい。これはアルミニウム層で形
成した場合、アルミニウムがＳ電層２、即ちＮ＋拡散層
にまで侵入し、更にＮ＋拡散層を突破って半導体基板１
にまで達してしまういわゆるアロイスパイクという好ま
しくない現象が起こるおそれがあるためである。低抵抗
層６をＡｌＳｉ層で形成しておけば、このような問題を
防ぐことができる。
次にこの低抵抗層６の上に被膜層７を形成する。
この被１１１１［ｉ７は、低抵抗層６とエツチング特性
の異なる層であればよいが、フォトレジスト剤を材料と
して用いスピンコート法によって前面に被膜形成を行う
のが好ましい。第１図（ａ）はここまでの段階を示す。
の異なる層であればよいが、フォトレジスト剤を材料と
して用いスピンコート法によって前面に被膜形成を行う
のが好ましい。第１図（ａ）はここまでの段階を示す。
次に酸素を主成分としたガスを用い、反応性イオンエツ
チングを行い被膜層７をエッチバックし、はぼコンタク
トホール形成領域にある部分のみを残すようにする。こ
れにより第１図（ｂ）に示すように被膜部７′のみが残
ることになる。続いて塩素を主成分としたガスを用い、
反応性イオンエツチングを行い第１の低抵抗１６を１μ
卯程度除去する。このとき被膜部７′がマスクとしての
働きをし、第１の低抵抗ｌ！Ｉ６は第１図（Ｃ）に示す
ように残存部６′のみが残ることになる。更に酸素ガス
を用いたプラズマアッシャ−を行い被膜部７′を除去す
る。第１図（ｄ）はここまでの段階を示す。
チングを行い被膜層７をエッチバックし、はぼコンタク
トホール形成領域にある部分のみを残すようにする。こ
れにより第１図（ｂ）に示すように被膜部７′のみが残
ることになる。続いて塩素を主成分としたガスを用い、
反応性イオンエツチングを行い第１の低抵抗１６を１μ
卯程度除去する。このとき被膜部７′がマスクとしての
働きをし、第１の低抵抗ｌ！Ｉ６は第１図（Ｃ）に示す
ように残存部６′のみが残ることになる。更に酸素ガス
を用いたプラズマアッシャ−を行い被膜部７′を除去す
る。第１図（ｄ）はここまでの段階を示す。
次に第１図（ｅ）に示すように、この上から第２の低抵
抗層８を１μｍの膜厚でスパッタ法により形成する。こ
の低抵抗層８はアルミニウム層で形成するのが好ましい
。前述のような７０イスバイクの現象を考慮しなくても
よいため、ＡｌＳｉを用いる必要はない。この後、公知
技術によってこの低抵抗層８をバターニングして配線パ
ターンとして用いる。
抗層８を１μｍの膜厚でスパッタ法により形成する。こ
の低抵抗層８はアルミニウム層で形成するのが好ましい
。前述のような７０イスバイクの現象を考慮しなくても
よいため、ＡｌＳｉを用いる必要はない。この後、公知
技術によってこの低抵抗層８をバターニングして配線パ
ターンとして用いる。
第１図（ｅ）に示すように、本発明に係る方法で製造さ
れた半導体装置は、コンタクトホールの壁部において、
従来のものに比べて２倍以上の厚みを有する低抵抗層を
確保することができる。従って微細なコンタクトホール
部における配線抵抗の増大、エレクトロマイグレーショ
ンによる断′線等の弊害を防ぐことができる。また、前
述したように低抵抗層のうち導電層と接する部分をＡｌ
Ｓｉによって形成することによりアロイスパイクの問題
を解決ぐき、また、配線層として用いる部分をアルミニ
ウムによって形成することにより配線層の良導性を確保
することができるという利点がある。なおこの配線層と
して用いる部分、即ち第２の低抵抗層８をアルミニウム
層ではなく、銅を含むアルミニウム層で形成すれば、配
線層中におけるエレクト０マイグレーシヨンの問題を解
決することもできる。
れた半導体装置は、コンタクトホールの壁部において、
従来のものに比べて２倍以上の厚みを有する低抵抗層を
確保することができる。従って微細なコンタクトホール
部における配線抵抗の増大、エレクトロマイグレーショ
ンによる断′線等の弊害を防ぐことができる。また、前
述したように低抵抗層のうち導電層と接する部分をＡｌ
Ｓｉによって形成することによりアロイスパイクの問題
を解決ぐき、また、配線層として用いる部分をアルミニ
ウムによって形成することにより配線層の良導性を確保
することができるという利点がある。なおこの配線層と
して用いる部分、即ち第２の低抵抗層８をアルミニウム
層ではなく、銅を含むアルミニウム層で形成すれば、配
線層中におけるエレクト０マイグレーシヨンの問題を解
決することもできる。
以上のとおり本発明によれば、半導体装置の製造方法に
おいて、コンタクトホールを介して半導体基板内の導電
層と接触する低抵抗層を二層に分けて形成するようにし
たため、微細なコンタクトホールにおいても信頼性の高
い良好な電気的接触を確保することができる。
おいて、コンタクトホールを介して半導体基板内の導電
層と接触する低抵抗層を二層に分けて形成するようにし
たため、微細なコンタクトホールにおいても信頼性の高
い良好な電気的接触を確保することができる。
第１図（ａ）〜（ｅ）は本発明に係る半導体装置の製造
方法を示す工程図、第２図は従来の方法で製造された半
導体装置の構造図である。 １・・・半導体基板、２・・・導電層、３・・・絶Ｒ１
！ｌｉ、４・・・コンタクトホール、５・・・低抵抗層
、６・・・第１の低抵抗層、６′・・・残存部、７・・
・被膜層、７′・・・被膜部、８・・・第２の低抵抗層
。 出願人代理人 猪 股 清 １１団 第 ２ 図
方法を示す工程図、第２図は従来の方法で製造された半
導体装置の構造図である。 １・・・半導体基板、２・・・導電層、３・・・絶Ｒ１
！ｌｉ、４・・・コンタクトホール、５・・・低抵抗層
、６・・・第１の低抵抗層、６′・・・残存部、７・・
・被膜層、７′・・・被膜部、８・・・第２の低抵抗層
。 出願人代理人 猪 股 清 １１団 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、導電層を有する半導体基板上に絶縁層を形成する工
程と、前記絶縁層の一部に前記導電層と接触させるため
のコンタクトホールを形成させる工程と、少なくとも前
記コンタクトホールを含む領域に第１の低抵抗層を形成
する工程と、前記第１の低抵抗層上に前記第１の低抵抗
層とはエッチング特性の異なる被膜層を形成する工程と
、前記被膜層のうちほぼ前記コンタクトホール形成領域
にある部分のみを残すようにエッチングを行う工程と、
このエッチングによつて残された被膜層をマスクとして
前記第１の低抵抗層をエッチングする工程と、前記マス
クとして用いた被膜層を除去する工程と、配線として用
いる第２の低抵抗層を、エッチングにより残された前記
第１の低抵抗層と電気的接触を保つように所定の部分に
形成する工程と、を有することを特徴とする半導体装置
の製造方法。 ２、被膜層をスピンコート法によつて形成することを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。 ３、被膜層としてフォトレジスト剤を用いることを特徴
とする特許請求の範囲第２項記載の半導体装置の製造方
法。 ４、第１の低抵抗層としてシリコンを含むアルミニウム
層を用い、第２の低抵抗層としてアルミニウム層を用い
ることを特徴とする特許請求の範囲第１項乃至第３項の
いずれかに記載の半導体装置の製造方法。 ５、第１の低抵抗層としてシリコンを含むアルミニウム
層を用い、第２の低抵抗層として銅を含むアルミニウム
層を用いることを特徴とする特許請求の範囲第１項乃至
第３項のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60084265A JPS61242018A (ja) | 1985-04-19 | 1985-04-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60084265A JPS61242018A (ja) | 1985-04-19 | 1985-04-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61242018A true JPS61242018A (ja) | 1986-10-28 |
Family
ID=13825618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60084265A Pending JPS61242018A (ja) | 1985-04-19 | 1985-04-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61242018A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4822753A (en) * | 1988-05-09 | 1989-04-18 | Motorola, Inc. | Method for making a w/tin contact |
| JPH02216822A (ja) * | 1988-07-12 | 1990-08-29 | Philips Gloeilampenfab:Nv | 半導体集積回路装置の製造方法 |
| JP2019040975A (ja) * | 2017-08-24 | 2019-03-14 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
1985
- 1985-04-19 JP JP60084265A patent/JPS61242018A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4822753A (en) * | 1988-05-09 | 1989-04-18 | Motorola, Inc. | Method for making a w/tin contact |
| JPH02216822A (ja) * | 1988-07-12 | 1990-08-29 | Philips Gloeilampenfab:Nv | 半導体集積回路装置の製造方法 |
| JP2019040975A (ja) * | 2017-08-24 | 2019-03-14 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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