JPS61245548A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS61245548A JPS61245548A JP60086757A JP8675785A JPS61245548A JP S61245548 A JPS61245548 A JP S61245548A JP 60086757 A JP60086757 A JP 60086757A JP 8675785 A JP8675785 A JP 8675785A JP S61245548 A JPS61245548 A JP S61245548A
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- JP
- Japan
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- channel mos
- integrated circuit
- semiconductor integrated
- basic
- mos transistor
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マスタスライス方式のゲートアレイＬＳＩ
に適した半導体集積回路装置の構造に関するものである
◎ 〔従来の技術〕 第５図は従来のゲートアレイＬＳＩの基本セルの一例を
示したもので、１はＰチャネルＷＭＯＳトランジスタを
形成するポリシリコンからなるゲート電極、２はＮチャ
ネル型ＭＯＳトランジスタを形成するポリシリコンから
なるゲート電極、３はＰチャネル型ＭＯＳトランジスタ
のソースあるいはドレインとなるｐ 型領域、４はＮチ
ャネル型ＭＯＳトランジスタのソースあるいはドレイン
となるｎ 型領域、５，６は前記ゲート電極１とダ型領
域３等からなるＰチャネル型ＭＯＳトランジスタ、７，
８ば前記ゲート電極２とｎ 型領域４等からなるＮチャ
ネル型ＭＯＳトランジスタ、９は基本セル全体を示して
いる。
に適した半導体集積回路装置の構造に関するものである
◎ 〔従来の技術〕 第５図は従来のゲートアレイＬＳＩの基本セルの一例を
示したもので、１はＰチャネルＷＭＯＳトランジスタを
形成するポリシリコンからなるゲート電極、２はＮチャ
ネル型ＭＯＳトランジスタを形成するポリシリコンから
なるゲート電極、３はＰチャネル型ＭＯＳトランジスタ
のソースあるいはドレインとなるｐ 型領域、４はＮチ
ャネル型ＭＯＳトランジスタのソースあるいはドレイン
となるｎ 型領域、５，６は前記ゲート電極１とダ型領
域３等からなるＰチャネル型ＭＯＳトランジスタ、７，
８ば前記ゲート電極２とｎ 型領域４等からなるＮチャ
ネル型ＭＯＳトランジスタ、９は基本セル全体を示して
いる。
ゲートアレイＬＳＩの基本セルの中には、第５図に示し
たもの以外にＰチャネルｍＭＯｓトランジスタのゲート
電極１個とＮチャネル型ＭＯＳトランジスタのゲート電
極１個とがあらかじめ接続されて構成されているものも
ある。
たもの以外にＰチャネルｍＭＯｓトランジスタのゲート
電極１個とＮチャネル型ＭＯＳトランジスタのゲート電
極１個とがあらかじめ接続されて構成されているものも
ある。
第６図は一般的なゲートアレイＬＳＩの構成な示したも
ので、９は基本セル、１０は基本プロン 、り、１１
は配線領域、１２はポンディングパッドおよび入出力回
路領域、１３は半導体チップである。
ので、９は基本セル、１０は基本プロン 、り、１１
は配線領域、１２はポンディングパッドおよび入出力回
路領域、１３は半導体チップである。
半導体チップ１３の外周には、ポンディングパッドおよ
び入出力回路領域１２があり、そτ内部には各種素子か
らなる基本セル９をＸ軸方向に配列した基本ブロック１
０がＹ軸方向に多数個並設され、各基本ブロック１００
間には配線領域１１が設けられている。
び入出力回路領域１２があり、そτ内部には各種素子か
らなる基本セル９をＸ軸方向に配列した基本ブロック１
０がＹ軸方向に多数個並設され、各基本ブロック１００
間には配線領域１１が設けられている。
第６図に示したゲートアレイＬＳＩにおいて、所望の論
理回路を構成する場合、一般に、隣接した基本セル９を
１個あるいは複数個結線し、各種論理回路間の接続は、
各基本ブロック１０間に設けられた配線領域１１を利用
して行われる。
理回路を構成する場合、一般に、隣接した基本セル９を
１個あるいは複数個結線し、各種論理回路間の接続は、
各基本ブロック１０間に設けられた配線領域１１を利用
して行われる。
第７図（ａ）、 （ｂ）は２人力ＮＡＮＤゲートおよ
びその回路構成を示したもので、１４は２人力ＮＡＮＤ
ゲート、１５．１６は入力端子、１７は出力端子、１８
は電源線、１９はＧＮＤ線、２０゜２１はＰチャネル型
ＭＯＳトランジスタ、２２゜２３はＮチャネル型ＭＯＳ
トランジスタである。
びその回路構成を示したもので、１４は２人力ＮＡＮＤ
ゲート、１５．１６は入力端子、１７は出力端子、１８
は電源線、１９はＧＮＤ線、２０゜２１はＰチャネル型
ＭＯＳトランジスタ、２２゜２３はＮチャネル型ＭＯＳ
トランジスタである。
第７図（ａ）、 （ｂ）に示した２人力ＮＡＮＤゲー
ト１“４を前記した基本セル９を用いて構成すると第８
図のようになる。第８図において、第７図と同一符号は
同一部分を示し、２４はコンタクトホール、２５，２６
．２７は信号線である。
ト１“４を前記した基本セル９を用いて構成すると第８
図のようになる。第８図において、第７図と同一符号は
同一部分を示し、２４はコンタクトホール、２５，２６
．２７は信号線である。
そして、ゲート内の各トランジスタ間の接続は原則とし
て同一層の金属配線で行われる。ここでは２人力ＮＡＮ
Ｄゲート１４の構成について示したが、他のゲートも同
様な構成方法を採用しており、大多数のゲートは、１個
のＰチャネル型ＭＯＳトランジスタと１個のＮチャネル
型ＭＯＳトランジスタのペアからなる基本セルを複数個
使用して形成されている・ 一方、一般的なメモリセルの回路構成は第９図に示すよ
うなものであり、２８．２９はＰチャネル型ＭＯＳトラ
ンジスタ、３Ｇ、３１，３２．３３はＮチャネル型ＭＯ
Ｓトランジスタ、３４は電源線、３５はＧＮＤ線、３６
，３７．３８は信号線である。
て同一層の金属配線で行われる。ここでは２人力ＮＡＮ
Ｄゲート１４の構成について示したが、他のゲートも同
様な構成方法を採用しており、大多数のゲートは、１個
のＰチャネル型ＭＯＳトランジスタと１個のＮチャネル
型ＭＯＳトランジスタのペアからなる基本セルを複数個
使用して形成されている・ 一方、一般的なメモリセルの回路構成は第９図に示すよ
うなものであり、２８．２９はＰチャネル型ＭＯＳトラ
ンジスタ、３Ｇ、３１，３２．３３はＮチャネル型ＭＯ
Ｓトランジスタ、３４は電源線、３５はＧＮＤ線、３６
，３７．３８は信号線である。
このようなメモリセルな上記のような基本セル９を用い
て構成すると第１０図のようになる。第１０図において
、第９図と同一符号は同一部分を示し、３９はコンタク
トホール、４０．４１は未使用のＰチャネル型ＭＯＳト
ランジスタである。
て構成すると第１０図のようになる。第１０図において
、第９図と同一符号は同一部分を示し、３９はコンタク
トホール、４０．４１は未使用のＰチャネル型ＭＯＳト
ランジスタである。
すなわち、各セルの構成後、これらのセルの構成に不必
要な、例えばＰチャネル型ＭＯＳトランジスタ４０．４
１が未使用のまま残ることになる。
要な、例えばＰチャネル型ＭＯＳトランジスタ４０．４
１が未使用のまま残ることになる。
このように、回路構成に使用するＭＯＳ）ランジスタの
個数が導電型によって異なる場合、その差の数だけ未使
用のＭＯＳ）ランジスタが残り、使用効率が悪くなると
いう問題点があった。
個数が導電型によって異なる場合、その差の数だけ未使
用のＭＯＳ）ランジスタが残り、使用効率が悪くなると
いう問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、使用効率が高く、マスタスライス方式のゲートア
レイＬＳＩに適した半導体集積回路装置を得ることを目
的とする。
ので、使用効率が高く、マスタスライス方式のゲートア
レイＬＳＩに適した半導体集積回路装置を得ることを目
的とする。
この発明に係る半導体集積回路装置は、基本セルを構成
するＰチャネル型ＭＯＳトランジスタとＮチャネル型Ｍ
ＯＳトランジスタの比率を１＝２とし、かつ互に近接し
て構成したものである。
するＰチャネル型ＭＯＳトランジスタとＮチャネル型Ｍ
ＯＳトランジスタの比率を１＝２とし、かつ互に近接し
て構成したものである。
この発明においては、基本セルを構成するＰチャネル型
ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタ
の比率が１＝２であるので、マスタスライス方式によっ
て所望の回路を構成した場合に過不足がなく効率よく構
成できる。
ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタ
の比率が１＝２であるので、マスタスライス方式によっ
て所望の回路を構成した場合に過不足がなく効率よく構
成できる。
〔実施例〕
第１図はこの発明の半導体集積回路装置の基本セルの一
実施例を示す構成図で、５１はＰチャネル型ＭＯ８）ラ
ジジスタのゲート電極、５２ａ。
実施例を示す構成図で、５１はＰチャネル型ＭＯ８）ラ
ジジスタのゲート電極、５２ａ。
５２ｂはＮチャネル型ＭＯＳトランジスタのゲート電極
、５３はＰチャネル型ＭＯＳトランジスタのソースある
いはドレインとなるｐ 型領域、５４ａ、５４ｂはＮチ
ャネル型ＭＯＳトランジスタつソースあるいはドレイン
となるｎ 型領域、５５゜５６は前記ゲート電極５１と
ｐ 型領域５３等からなるＰチャネル型ＭＯＳトランジ
スタ、５７゜５８は前記ゲート電極５２ａとｎ 型領域
５４ａ等からなるＮチャネル型ＭＯＳトランジスタ、５
９゜６０は前記ゲート電極５２ｂ、とｎ 型領域５４ｂ
等からなるＮチャネル型ＭＯＳトランジスタ、６１はこ
の発明によって構成した基本セル全体を示す。
、５３はＰチャネル型ＭＯＳトランジスタのソースある
いはドレインとなるｐ 型領域、５４ａ、５４ｂはＮチ
ャネル型ＭＯＳトランジスタつソースあるいはドレイン
となるｎ 型領域、５５゜５６は前記ゲート電極５１と
ｐ 型領域５３等からなるＰチャネル型ＭＯＳトランジ
スタ、５７゜５８は前記ゲート電極５２ａとｎ 型領域
５４ａ等からなるＮチャネル型ＭＯＳトランジスタ、５
９゜６０は前記ゲート電極５２ｂ、とｎ 型領域５４ｂ
等からなるＮチャネル型ＭＯＳトランジスタ、６１はこ
の発明によって構成した基本セル全体を示す。
この基本セル６１は、ゲート電極５１をソースあるいは
ドレインとなるｐ 型領域５３上にＸ軸方向に２連並べ
て２個のＰチャネル型ＭＯＳトランジスタ５５．５６を
形成し、ゲート電極５２ａ。
ドレインとなるｐ 型領域５３上にＸ軸方向に２連並べ
て２個のＰチャネル型ＭＯＳトランジスタ５５．５６を
形成し、ゲート電極５２ａ。
５２ｂをｐ＋型領領域５３対してＹ軸方向に２連並べた
ソースあるいはドレイン領域となるｎ 型領域５４ａ、
５４ｂ上にそれぞれ２連ずつ並べてＮチャネル型ＭＯＳ
トランジスタ５７．５Ｂ、 ５９゜６０を形成した構成
となっている。
ソースあるいはドレイン領域となるｎ 型領域５４ａ、
５４ｂ上にそれぞれ２連ずつ並べてＮチャネル型ＭＯＳ
トランジスタ５７．５Ｂ、 ５９゜６０を形成した構成
となっている。
大多数の論理セルは、Ｐチャネル型ＭＯＳトランジスタ
とＮチャネル型ＭＯＳトランジスタを同数だけ使用する
ので、その場合にはＰチャネル型ＭＯＳトランジスタ５
５，５．６とＮチャネル型ＭＯＳトランジスタ５７．５
８を使用して論理セルを構成し、残ったＮチャネル型Ｍ
ＯＳトランジスタ５９，６０は配線領域として利用すれ
ばよい。
とＮチャネル型ＭＯＳトランジスタを同数だけ使用する
ので、その場合にはＰチャネル型ＭＯＳトランジスタ５
５，５．６とＮチャネル型ＭＯＳトランジスタ５７．５
８を使用して論理セルを構成し、残ったＮチャネル型Ｍ
ＯＳトランジスタ５９，６０は配線領域として利用すれ
ばよい。
次に、Ｐチャネル型ＭＯＳトランジスタよりもＮチャネ
ル型ＭＯＳトランジスタを多く使用するメモリセルの構
成について示す。
ル型ＭＯＳトランジスタを多く使用するメモリセルの構
成について示す。
第２図は一般的なメモリセルの回路構成を示したもので
、６２．６３はＰチャネル型ＭＯＳトランジスタ、６４
．６５，６６．６７はＮチャネル型ＭＯＳトランジスタ
、６Ｂは電源線、６９はＧＮＤ線、７０，７１．７２は
信号線である。
、６２．６３はＰチャネル型ＭＯＳトランジスタ、６４
．６５，６６．６７はＮチャネル型ＭＯＳトランジスタ
、６Ｂは電源線、６９はＧＮＤ線、７０，７１．７２は
信号線である。
第２図に示したメモリセルなこの発明の半導体集積回路
装置の基本セル６１によって構成すると第３図のように
なる。第３図において、第２図と同一符号は同一部分を
示し、７３はコンタクトホール、７４はスルーホールで
ある。また、電源線６８、ＧＮＤ線６９、信号線７０．
７１を示す実線は第１層目の金属配線であり、信号線７
２を示す点線は第２層目の金属配線である。
装置の基本セル６１によって構成すると第３図のように
なる。第３図において、第２図と同一符号は同一部分を
示し、７３はコンタクトホール、７４はスルーホールで
ある。また、電源線６８、ＧＮＤ線６９、信号線７０．
７１を示す実線は第１層目の金属配線であり、信号線７
２を示す点線は第２層目の金属配線である。
第３図から明らかなように、この発明の半導体集積回路
装置の基本セル６１によってメモリセルな構成すると、
１個の基本セル６１によって未使用のＭＯＳ）ランジス
タを生じることなくメモリセルな構成することが可能で
ある。
装置の基本セル６１によってメモリセルな構成すると、
１個の基本セル６１によって未使用のＭＯＳ）ランジス
タを生じることなくメモリセルな構成することが可能で
ある。
なお、上記実施例では２個のＰチャネル型ＭＯＳトラン
ジスタと４個のＮチャネル型ＭＯＳトランジスタを用い
るメモリセルをこの発明の半導体集積回路装置によって
構成した場合について述べたが、メモリセル以外の他の
回路も同様にして形成できることはいうまでもない。
ジスタと４個のＮチャネル型ＭＯＳトランジスタを用い
るメモリセルをこの発明の半導体集積回路装置によって
構成した場合について述べたが、メモリセル以外の他の
回路も同様にして形成できることはいうまでもない。
また、上記実施例で用いた基本セルを構成するＰチャネ
ル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジ
スタの配置は、第４図に示すようＫしてもよい。
ル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジ
スタの配置は、第４図に示すようＫしてもよい。
この発明は以上説明したとおり、基本セルを構成するＰ
チャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳト
ランジスタの比率をｌ：２とし、互に近接して構成した
ので、メモリセル等の構成時に未使用のトランジスタの
発生を防ぐことができ、半導体集積回路装置の使用効率
を高くできるという効果がある◎
チャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳト
ランジスタの比率をｌ：２とし、互に近接して構成した
ので、メモリセル等の構成時に未使用のトランジスタの
発生を防ぐことができ、半導体集積回路装置の使用効率
を高くできるという効果がある◎
第１図はこの発明の半導体集積回路装置の基本セルの一
実施例を示す構成図、第２図は一般的なメモリセルの回
路構成図、第３図はこの発明の半導体集積回路装置の基
本セルによって構成したメモリセルの概要図、第４図は
この発明の半導体集積回路装置の基本セルの他の実施例
を示す構成図、第５図は従来のゲートアレイＬＳＩの基
本セルの一例を示す構成図、第６図は一般的なゲートア
レイＬＳＩの構成図、第７図（ａ）、 （ｂ）は２人
力ＮＡＮＤゲートおよびその回路構成を示すブロック図
、第８図は従来の基本セルによって構成した２人力ＮＡ
ＮＤゲートを示す概要図、第９図は一般的なメモリセル
の回路構成図、第１０図は従来の基本セルによって構成
したメモリセルの概要図である。 図において、５１はＰチャネル型ＭＯＳトランジスタの
ゲート電極、５２ａ、５２ｂはＮチャネル型ＭＯＳトラ
ンジスタのゲート電極、５３はｐ＋型領領域５４ ａ、
５４ ｂはｎ 型領域、５５．５６はＰチャネル型
ＭＯＳトランジスタ、５７．５Ｂ。 ５９．６０はＮチャネル型ＭＯＳトランジスタ、６１は
基本セルである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大音増雄 （外２名） 第２図 第３図 第４図 第５図 第６図 第７図 第８図
実施例を示す構成図、第２図は一般的なメモリセルの回
路構成図、第３図はこの発明の半導体集積回路装置の基
本セルによって構成したメモリセルの概要図、第４図は
この発明の半導体集積回路装置の基本セルの他の実施例
を示す構成図、第５図は従来のゲートアレイＬＳＩの基
本セルの一例を示す構成図、第６図は一般的なゲートア
レイＬＳＩの構成図、第７図（ａ）、 （ｂ）は２人
力ＮＡＮＤゲートおよびその回路構成を示すブロック図
、第８図は従来の基本セルによって構成した２人力ＮＡ
ＮＤゲートを示す概要図、第９図は一般的なメモリセル
の回路構成図、第１０図は従来の基本セルによって構成
したメモリセルの概要図である。 図において、５１はＰチャネル型ＭＯＳトランジスタの
ゲート電極、５２ａ、５２ｂはＮチャネル型ＭＯＳトラ
ンジスタのゲート電極、５３はｐ＋型領領域５４ ａ、
５４ ｂはｎ 型領域、５５．５６はＰチャネル型
ＭＯＳトランジスタ、５７．５Ｂ。 ５９．６０はＮチャネル型ＭＯＳトランジスタ、６１は
基本セルである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大音増雄 （外２名） 第２図 第３図 第４図 第５図 第６図 第７図 第８図
Claims (1)
- 半導体基板上にソースあるいはドレインを直列接続し
た複数個のＰチャネル型ＭＯＳトランジスタとＮチャネ
ル型ＭＯＳトランジスタとを規則的に配列して基本セル
を形成し、この基本セルを一方向に多数個配列して基本
ブロックとし、この基本ブロックを平行に多数個配列し
て構成されるマスタスライス方式に用いる半導体集積回
路装置において、前記基本セルを構成するＰチャネル型
ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタ
の比率を１：２とし、かつ互に近接して構成したことを
特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60086757A JPS61245548A (ja) | 1985-04-23 | 1985-04-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60086757A JPS61245548A (ja) | 1985-04-23 | 1985-04-23 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61245548A true JPS61245548A (ja) | 1986-10-31 |
Family
ID=13895622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60086757A Pending JPS61245548A (ja) | 1985-04-23 | 1985-04-23 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61245548A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5864047A (ja) * | 1981-10-13 | 1983-04-16 | Nec Corp | マスタ−スライス半導体集積回路装置 |
-
1985
- 1985-04-23 JP JP60086757A patent/JPS61245548A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5864047A (ja) * | 1981-10-13 | 1983-04-16 | Nec Corp | マスタ−スライス半導体集積回路装置 |
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