JPS61245560A - 半導体集積回路用キヤバシタ - Google Patents
半導体集積回路用キヤバシタInfo
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- JPS61245560A JPS61245560A JP8728385A JP8728385A JPS61245560A JP S61245560 A JPS61245560 A JP S61245560A JP 8728385 A JP8728385 A JP 8728385A JP 8728385 A JP8728385 A JP 8728385A JP S61245560 A JPS61245560 A JP S61245560A
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路用キャパシタの改良に関す
るものである。
るものである。
この発明は、ダイナミック゛ＲＡＭのメモリセル等に用
いらｎる半導体集積回路用キャパシタにおいて、厚さ２
００Ａ以下のＣＶＤ絶縁展と導電体膜と七交互に積み重
ねた多層構造にすることにより、小さな占有面積で大き
な静電容量ｔもっようにしたものである。
いらｎる半導体集積回路用キャパシタにおいて、厚さ２
００Ａ以下のＣＶＤ絶縁展と導電体膜と七交互に積み重
ねた多層構造にすることにより、小さな占有面積で大き
な静電容量ｔもっようにしたものである。
・近年、半導体集積回路の高集積化に伴い、ダイナミッ
クＲＡＭのメモリセル等に用いらｎる半導体集積回路用
キャパシタにおいては、その平面で見た占有面積は小さ
く、シかもその静電容量のみは大きくすることが要求さ
ｎている。このためにはまず綽電体属厚を薄くすること
でおるが、ピンホールが発生するなど薄くするにも限界
がある。
クＲＡＭのメモリセル等に用いらｎる半導体集積回路用
キャパシタにおいては、その平面で見た占有面積は小さ
く、シかもその静電容量のみは大きくすることが要求さ
ｎている。このためにはまず綽電体属厚を薄くすること
でおるが、ピンホールが発生するなど薄くするにも限界
がある。
そこで、半導体基板上に導電体膜と誘電体膜とｔ、交互
に積み重ねた多層構造とすｒＬば、キャバシ夕電極の実
効的な対向面積を増すことにより静電容ｔを大きくする
ことができる。このような構造は導電体膜に多結晶シリ
コン膜を用い、その表面ヲ熟酸化して得らｎる多結晶シ
リコン酸化膜を誘電体膜とすることにより実現できる。
に積み重ねた多層構造とすｒＬば、キャバシ夕電極の実
効的な対向面積を増すことにより静電容ｔを大きくする
ことができる。このような構造は導電体膜に多結晶シリ
コン膜を用い、その表面ヲ熟酸化して得らｎる多結晶シ
リコン酸化膜を誘電体膜とすることにより実現できる。
しかしこの方法では、次のような欠点があった。まず、
多結晶シリコン酸化層は薄くすると絶縁耐圧が非常に低
下し、かつもｎ電流が大きいために、実用上１０００Ａ
以上の膜厚としなけ３ばない。また、多結晶シリコン膜
は表面の熱酸化後にそｎ自体が消失してしまうことを防
ぎ、一定の膜厚を確保するために、実用上２０００ム以
上の膜厚としなけｎばならない。従って多層構造にする
とキャパシタの全体の厚みが非常に厚くなってしまい、
その上を通すムを配線等の段切ｎ、′ｔ−引き起こす。
多結晶シリコン酸化層は薄くすると絶縁耐圧が非常に低
下し、かつもｎ電流が大きいために、実用上１０００Ａ
以上の膜厚としなけ３ばない。また、多結晶シリコン膜
は表面の熱酸化後にそｎ自体が消失してしまうことを防
ぎ、一定の膜厚を確保するために、実用上２０００ム以
上の膜厚としなけｎばならない。従って多層構造にする
とキャパシタの全体の厚みが非常に厚くなってしまい、
その上を通すムを配線等の段切ｎ、′ｔ−引き起こす。
逆に段切−ｒＬ＋防ぐために積層数を減らせば静電容ｉ
金十分に大きくすることができないし、各層を薄くすｎ
ば前述の通り絶縁耐圧やもｎ電流が劣化する。
金十分に大きくすることができないし、各層を薄くすｎ
ば前述の通り絶縁耐圧やもｎ電流が劣化する。
この発明は上記半導体集積回路用キャパシタを多層構造
とする際の欠点を除去し、単位占有面積あたりの静電容
量を天きくしたものである。
とする際の欠点を除去し、単位占有面積あたりの静電容
量を天きくしたものである。
このために、この発明ではキャパシタを厚さ２００Ａ以
下のＣＶＤ絶縁膜と導電体膜とを交互に積み重ねた多層
構造としたことを特徴とするものである。
下のＣＶＤ絶縁膜と導電体膜とを交互に積み重ねた多層
構造としたことを特徴とするものである。
この発明では、キャパシタの誘電体膜に多結晶シ１１コ
ン酸化膜ではなく ＯＶ ＤＰ！ＩＲｍｋ用いているた
めに、例えば７００℃以上の温度で形成される高温ＣＶ
Ｄシリコン酸化膜は薄くしても絶縁耐圧に優ｎ、かつも
２″Ｌ電流が少ないことがら導電体膜厚ｔ−２００Ａ以
下にすることができる。なおかつ導電体膜ｔ−酸化する
方法ではないので、導電体膜にＣＶＤ多結晶シリコン膜
？用いても、膜厚を２０００Ａ以下にすることができる
。また、回路抵抗を下げることを目的として、高融点金
属やそ１′− の硅化物を導電体膜を用いることができる。そこ１で、
厚さ２ｏｏ’ｈ以下のＣＶＤ絶縁膜を用いることにより
、キャパシタを多層構造としても全体の厚みがあまり厚
くならないために、その上を通すムを配線等の段切ｎを
引さ起こさない。従って多層構造にできることから、平
面で見たキャパシタの占育面積を増やすことなしに、積
層数に増やすととにより静電容ｉを数倍に増すことがで
きる。
ン酸化膜ではなく ＯＶ ＤＰ！ＩＲｍｋ用いているた
めに、例えば７００℃以上の温度で形成される高温ＣＶ
Ｄシリコン酸化膜は薄くしても絶縁耐圧に優ｎ、かつも
２″Ｌ電流が少ないことがら導電体膜厚ｔ−２００Ａ以
下にすることができる。なおかつ導電体膜ｔ−酸化する
方法ではないので、導電体膜にＣＶＤ多結晶シリコン膜
？用いても、膜厚を２０００Ａ以下にすることができる
。また、回路抵抗を下げることを目的として、高融点金
属やそ１′− の硅化物を導電体膜を用いることができる。そこ１で、
厚さ２ｏｏ’ｈ以下のＣＶＤ絶縁膜を用いることにより
、キャパシタを多層構造としても全体の厚みがあまり厚
くならないために、その上を通すムを配線等の段切ｎを
引さ起こさない。従って多層構造にできることから、平
面で見たキャパシタの占育面積を増やすことなしに、積
層数に増やすととにより静電容ｉを数倍に増すことがで
きる。
また、絶縁耐圧やもｒＬｊＦｌｉ流に優ｎることは前述
の通りである。
の通りである。
以下、この発明の詳細を実施例で説明する。
第１図は、この発明に係る半導体集積回路用キャパシタ
の断面図である。導電体膜１３および１４は、ＣＶＤ絶
縁膜１５ヲ間にはさんで、例えばＰ型シリコン基板１１
上に交互に積層さｎている。また、等電体膜１３はそｎ
Ｚｎ電極１６に電気的に接続さし、導電体膜１４はそｒ
Ｌぞｎ電極１７に電気的に接続されること全通して基板
１１の表面に設けらｎｆｃｎ＋拡散層１２に電気的に接
続される−ごとにより、多層構造の中ヤバシタを形成し
ている。この構造では１導電体膜と基板にはさまし九〇
’ＶＤ絶縁展の合計した面積によって静電容量が決まる
ので、積層数（この例では５層ンを増やすことにより単
層のときに較べて静電容量をその積層数倍にすることが
できる。例えば、キャパシタの上を通すＡｊ配線の厚さ
金１μ脩とすｎば、導電体膜厚′ｆｃ２０００Ａとして
５層積層しても、キャパシタ全体の厚さはムを厚程度に
しかならない。
の断面図である。導電体膜１３および１４は、ＣＶＤ絶
縁膜１５ヲ間にはさんで、例えばＰ型シリコン基板１１
上に交互に積層さｎている。また、等電体膜１３はそｎ
Ｚｎ電極１６に電気的に接続さし、導電体膜１４はそｒ
Ｌぞｎ電極１７に電気的に接続されること全通して基板
１１の表面に設けらｎｆｃｎ＋拡散層１２に電気的に接
続される−ごとにより、多層構造の中ヤバシタを形成し
ている。この構造では１導電体膜と基板にはさまし九〇
’ＶＤ絶縁展の合計した面積によって静電容量が決まる
ので、積層数（この例では５層ンを増やすことにより単
層のときに較べて静電容量をその積層数倍にすることが
できる。例えば、キャパシタの上を通すＡｊ配線の厚さ
金１μ脩とすｎば、導電体膜厚′ｆｃ２０００Ａとして
５層積層しても、キャパシタ全体の厚さはムを厚程度に
しかならない。
次に、この発明に係るキャパシタを製造する方法を第２
図−〜（ロ）を用いて説明する。まず例えばＰ型シリコ
ン基板２１の表面にイオン注入によりｎ＋拡散層２２ヲ
設けた後、第１層目の誘電体膜とな゛る７００℃以上の
温度で形成される高温ＣＶＤシリコン酸化膜２３（例え
ば厚さ２００Ａ）’に堆積する（第２図（ロ）参照〕。
図−〜（ロ）を用いて説明する。まず例えばＰ型シリコ
ン基板２１の表面にイオン注入によりｎ＋拡散層２２ヲ
設けた後、第１層目の誘電体膜とな゛る７００℃以上の
温度で形成される高温ＣＶＤシリコン酸化膜２３（例え
ば厚さ２００Ａ）’に堆積する（第２図（ロ）参照〕。
続いて、その上に多結晶シリコン膜（例えば厚さ２００
０ム）ｔ−堆積し、と′ｒ′Ｌ′ｆＣバターニングして
第１層目の導電体膜２４ｔ−形成した後、第２層目の高
温０．Ｖ Ｄシリコン酸化膜２５を堆積する（第２図の
）参照〕。
０ム）ｔ−堆積し、と′ｒ′Ｌ′ｆＣバターニングして
第１層目の導電体膜２４ｔ−形成した後、第２層目の高
温０．Ｖ Ｄシリコン酸化膜２５を堆積する（第２図の
）参照〕。
続いて、第２層目の導電体膜がｎ生鉱散層と電気的接続
ができるように、しかも第１層目の導電体膜列と電気的
接続上しないような部分あの高温ＣＶＤシリコン酸化Ｎ
’ｔ−選択的に除去し、外生拡散層２２の一部を露出さ
せた後、多結晶シリコン膜を堆積し、バターニングして
導電体膜２７ヲ形成する（第２図（Ｃ）参照〕。
ができるように、しかも第１層目の導電体膜列と電気的
接続上しないような部分あの高温ＣＶＤシリコン酸化Ｎ
’ｔ−選択的に除去し、外生拡散層２２の一部を露出さ
せた後、多結晶シリコン膜を堆積し、バターニングして
導電体膜２７ヲ形成する（第２図（Ｃ）参照〕。
以降、高温ＣＶＤシリコン酸比膜２８ヲ堆積した後、第
８層目の導電体膜四は第１層目の導電体膜あと電気的に
接続しく第２図（イ）参照〕、第４層目の導電体膜は第
２層目の導電体膜ｎｌ！−電気的接疏するように、多結
晶シリコン膜と高温ＣＶＤシリコン酸化膜とを交互に形
成していくことによりこの発明に係るキャパシタ金製造
できる。この例では、各層の導電体膜の電気的接続をと
りながら層を積んでいったが、層を積む際には導電体膜
のバターニングだけをしておいて、最後に全部の導電体
膜の電気的接続をとることもできる。また、高温ＣＶＤ
シリコン酸化酸化炎結晶シリコン展ヲ例にして説明した
が、ＣＶＤ絶Ｒ腹としては他にＣＶＤ法により形成さ扛
るシリコン窒化膜およびオキシ。ナイトライド膜等を、
導電体膜としては、高融点金属あるいはその硅化物等を
用いることができる。
８層目の導電体膜四は第１層目の導電体膜あと電気的に
接続しく第２図（イ）参照〕、第４層目の導電体膜は第
２層目の導電体膜ｎｌ！−電気的接疏するように、多結
晶シリコン膜と高温ＣＶＤシリコン酸化膜とを交互に形
成していくことによりこの発明に係るキャパシタ金製造
できる。この例では、各層の導電体膜の電気的接続をと
りながら層を積んでいったが、層を積む際には導電体膜
のバターニングだけをしておいて、最後に全部の導電体
膜の電気的接続をとることもできる。また、高温ＣＶＤ
シリコン酸化酸化炎結晶シリコン展ヲ例にして説明した
が、ＣＶＤ絶Ｒ腹としては他にＣＶＤ法により形成さ扛
るシリコン窒化膜およびオキシ。ナイトライド膜等を、
導電体膜としては、高融点金属あるいはその硅化物等を
用いることができる。
第８図は、この発明の半導体集積回路用キャパシタ全ダ
イナミックＲＡＭのメモリセルに用いた実施例の断面図
である。第８図において３１は例えばＰ型シリコン基板
、３２は素子分離領域の酸化膜テアル。′！！：り３３
，３４および謳はそｎぞ−ｎｊｉｏ日トランジスタのゲ
ート電極と２つのｎ生鉱散層であり、ワード＠３６、ビ
ット線およびキャパシタ３７の電極３８にそｒしぞｎ電
気的接続している。係るダイナミックＲＡＭのメモリセ
ルは、キャパシタの占有面積を小さくでき、しかもその
静電容量のみは大きくできることから、高集積化できし
かも記憶保持特性に優ｎる。
イナミックＲＡＭのメモリセルに用いた実施例の断面図
である。第８図において３１は例えばＰ型シリコン基板
、３２は素子分離領域の酸化膜テアル。′！！：り３３
，３４および謳はそｎぞ−ｎｊｉｏ日トランジスタのゲ
ート電極と２つのｎ生鉱散層であり、ワード＠３６、ビ
ット線およびキャパシタ３７の電極３８にそｒしぞｎ電
気的接続している。係るダイナミックＲＡＭのメモリセ
ルは、キャパシタの占有面積を小さくでき、しかもその
静電容量のみは大きくできることから、高集積化できし
かも記憶保持特性に優ｎる。
以上の通り、この発明によｒＬば絶縁耐圧が高く小さな
占有面積で大きな静電容量をもつ多層構造から成る半導
体集積回路用キャパシタを、その上全通すＡｔ配線等の
段切Ｒ’を引き蔵こすことなく実現できる。従ってこの
発明に係る半導体集積回路用キャパシタ全ダイナミック
ＲＡＭのメモリセル等に用いわば、その高集積化が可能
である。
占有面積で大きな静電容量をもつ多層構造から成る半導
体集積回路用キャパシタを、その上全通すＡｔ配線等の
段切Ｒ’を引き蔵こすことなく実現できる。従ってこの
発明に係る半導体集積回路用キャパシタ全ダイナミック
ＲＡＭのメモリセル等に用いわば、その高集積化が可能
である。
【図面の簡単な説明】
第１図はこの発明に係る半導体集積回路用キャパシタの
断面図、第２図ｎ）〜（財）はこの発明に係る半導体集
積回路用キャパシタの製造方法の工程順断面図、第８図
はこの発明に係る半導体集積回路用キャパシタを応用し
たダイナミックＲＡＭのメモリセルの断面図である。 以上 第１図 ８７キヤパシタ 第３図 二の界咀のＡマノψシタＱ製造え式１射幻１区ｊ喬図第
２図
断面図、第２図ｎ）〜（財）はこの発明に係る半導体集
積回路用キャパシタの製造方法の工程順断面図、第８図
はこの発明に係る半導体集積回路用キャパシタを応用し
たダイナミックＲＡＭのメモリセルの断面図である。 以上 第１図 ８７キヤパシタ 第３図 二の界咀のＡマノψシタＱ製造え式１射幻１区ｊ喬図第
２図
Claims (4)
- （１）半導体基板上に形成された薄膜キャパシタにおい
て、厚さ２００Å以下のＣＶＤ絶縁膜と導電体膜とを交
互に積み重ねた多層構造から成ることを特徴とする半導
体集積回路用キャパシタ。 - （２）前記ＣＶＤ絶縁膜が７００℃以上の温度で形成さ
れる高温ＣＶＤシリコン酸化膜であることを特徴とする
特許請求の範囲第１項記載の半導体集積回路用キャパシ
タ。 - （３）前記導電体膜が２０００Å以下の膜厚であること
を特徴とする特許請求の範囲第１項または第２項記載の
半導体集積回路用キャパシタ。 - （４）前記導電体膜が多結晶シリコン膜であることを特
徴とする特許請求の範囲第１項から第３項までいづれか
記載の半導体集積回路用キャパシタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087283A JPH0770684B2 (ja) | 1985-04-23 | 1985-04-23 | 半導体集積回路用キャパシタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087283A JPH0770684B2 (ja) | 1985-04-23 | 1985-04-23 | 半導体集積回路用キャパシタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61245560A true JPS61245560A (ja) | 1986-10-31 |
| JPH0770684B2 JPH0770684B2 (ja) | 1995-07-31 |
Family
ID=13910459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60087283A Expired - Lifetime JPH0770684B2 (ja) | 1985-04-23 | 1985-04-23 | 半導体集積回路用キャパシタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770684B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03252160A (ja) * | 1990-02-28 | 1991-11-11 | Nec Corp | コンデンサ、コンデンサネットワーク及び抵抗―コンデンサネットワーク |
| JPH0917970A (ja) * | 1995-06-30 | 1997-01-17 | Nec Corp | 強誘電体容量構造 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56142642A (en) * | 1980-04-07 | 1981-11-07 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5861660A (ja) * | 1981-10-08 | 1983-04-12 | Nec Corp | 半導体装置の製造方法 |
| JPS59104156A (ja) * | 1982-12-07 | 1984-06-15 | Toshiba Corp | 多層キヤパシタ |
| JPS59188963A (ja) * | 1983-04-12 | 1984-10-26 | Nec Corp | 半導体装置 |
| JPS609154A (ja) * | 1983-06-29 | 1985-01-18 | Hitachi Ltd | 半導体メモリとその製造方法 |
-
1985
- 1985-04-23 JP JP60087283A patent/JPH0770684B2/ja not_active Expired - Lifetime
Patent Citations (5)
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| JPS59188963A (ja) * | 1983-04-12 | 1984-10-26 | Nec Corp | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03252160A (ja) * | 1990-02-28 | 1991-11-11 | Nec Corp | コンデンサ、コンデンサネットワーク及び抵抗―コンデンサネットワーク |
| JPH0917970A (ja) * | 1995-06-30 | 1997-01-17 | Nec Corp | 強誘電体容量構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0770684B2 (ja) | 1995-07-31 |
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