JPS61245731A - 同期補正回路 - Google Patents
同期補正回路Info
- Publication number
- JPS61245731A JPS61245731A JP60088426A JP8842685A JPS61245731A JP S61245731 A JPS61245731 A JP S61245731A JP 60088426 A JP60088426 A JP 60088426A JP 8842685 A JP8842685 A JP 8842685A JP S61245731 A JPS61245731 A JP S61245731A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase difference
- transmission clock
- counter
- ftcp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Small-Scale Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ループ伝送システムの各局において独立壷
こ発生される送信クロックと、受信信号との同期をとる
のに使用される同期補正回路に関する。
こ発生される送信クロックと、受信信号との同期をとる
のに使用される同期補正回路に関する。
複数の制御対象が離散している工場等において、これら
の制御対象の間でデータ伝送を行う場合には、第３図に
示すループ伝送システムが用いられることが多い。図に
おいてＳＴＩ 〜ＳＴｎは各々局であり、１．１・・・
は同軸ケーブルあるいは光ファイバ等からなる回線であ
る。そして、上記各局ＳＴｉ （１＝１．２・・・ｎ
）においては、各局独立に発生する同−眉波数（例えば
ＩＷｒＨｚ ）の送信クロックに同期させて、受信信
号を波形整形し、送信（中継）するようにしている。
の制御対象の間でデータ伝送を行う場合には、第３図に
示すループ伝送システムが用いられることが多い。図に
おいてＳＴＩ 〜ＳＴｎは各々局であり、１．１・・・
は同軸ケーブルあるいは光ファイバ等からなる回線であ
る。そして、上記各局ＳＴｉ （１＝１．２・・・ｎ
）においては、各局独立に発生する同−眉波数（例えば
ＩＷｒＨｚ ）の送信クロックに同期させて、受信信
号を波形整形し、送信（中継）するようにしている。
第４図は、このような同期に用いられる同期補正回路の
構成を示すもので％特願昭５９−０８７３３９号から引
用したものである。
構成を示すもので％特願昭５９−０８７３３９号から引
用したものである。
第３図の局ＳＴｉ のうち、送信権を取った局は、適
宜の間隔（例えば１〜２ｍ８）で、回線ｔに一定の同期
パターンを送出する。各局ＳＴｉ は、この同期パタ
ーンを検出して、第４図に示す受信クロックＲＣＰ
を形成する一方、受信クロックＲＣＰと同一の周波数を
有する送信クロックＦＴＣＰ を、各局独立に発生し
ている。これら両りａツクＲＣＰとＦＴＣＰ とは、
位相差検出回路１に供給され、第５図１こ斜線で示す部
分がカウンタ１０で計数され、両者の位相差Δφに対応
する値がバッファ１１にセットされる。この値は、デコ
ーダ１２にかいて位相差Δφに対応した信号ＤＬｋ
（ｋ＝０．１・・・７）に変換され、出力変換回路１３
に供給される７ 一方、受信信号Ｒ８ｉ は、ディレィ１４によって１
／２ 受信クロック分遅延され、信号Ｒ８１−１となり
（第６回参照）、８ビツトのシフトレジスタ１５に供給
され、クロックφα（このクロックφαの周波数は受信
クロックＲＣＰ の周波数の８倍である）によってシフ
トレジスタ１５にセットされる、そして、デコーダ１２
の出力ＤＬｋ によッテ指定されたビットｌ）ｋの内
容が出力選択回路１３を介して出力これ、信号Ｒ８ｉ
−２としてＤＦ’Ｆ２へ供給される。この信号Ｒ８１−
２が送信クロックＦＴＣＰ の立ち下りによってＤＦ
Ｆ２ ζこセットされ％ＲＤＡＴＡとして出力される
（第６図参照）。
宜の間隔（例えば１〜２ｍ８）で、回線ｔに一定の同期
パターンを送出する。各局ＳＴｉ は、この同期パタ
ーンを検出して、第４図に示す受信クロックＲＣＰ
を形成する一方、受信クロックＲＣＰと同一の周波数を
有する送信クロックＦＴＣＰ を、各局独立に発生し
ている。これら両りａツクＲＣＰとＦＴＣＰ とは、
位相差検出回路１に供給され、第５図１こ斜線で示す部
分がカウンタ１０で計数され、両者の位相差Δφに対応
する値がバッファ１１にセットされる。この値は、デコ
ーダ１２にかいて位相差Δφに対応した信号ＤＬｋ
（ｋ＝０．１・・・７）に変換され、出力変換回路１３
に供給される７ 一方、受信信号Ｒ８ｉ は、ディレィ１４によって１
／２ 受信クロック分遅延され、信号Ｒ８１−１となり
（第６回参照）、８ビツトのシフトレジスタ１５に供給
され、クロックφα（このクロックφαの周波数は受信
クロックＲＣＰ の周波数の８倍である）によってシフ
トレジスタ１５にセットされる、そして、デコーダ１２
の出力ＤＬｋ によッテ指定されたビットｌ）ｋの内
容が出力選択回路１３を介して出力これ、信号Ｒ８ｉ
−２としてＤＦ’Ｆ２へ供給される。この信号Ｒ８１−
２が送信クロックＦＴＣＰ の立ち下りによってＤＦ
Ｆ２ ζこセットされ％ＲＤＡＴＡとして出力される
（第６図参照）。
すなわち、信号Ｒ８１−１は、シフトレジスタ１５によ
って、位相差Δφ分遅延されて信号Ｒ８１−２となり、
この信号Ｒ８１−２と送信クロックＦＴＣＰとの同期が
とられるようになっている７この結果、信号Ｒ８ｉ −
２の各ピットの略中夫の値が、０ＦＦ２１：４’７）さ
れ、信号ＲＤＡＴＡとして送信される。
って、位相差Δφ分遅延されて信号Ｒ８１−２となり、
この信号Ｒ８１−２と送信クロックＦＴＣＰとの同期が
とられるようになっている７この結果、信号Ｒ８ｉ −
２の各ピットの略中夫の値が、０ＦＦ２１：４’７）さ
れ、信号ＲＤＡＴＡとして送信される。
Ｃ発明が解決しようとする問題点〕
ところで、上述した従来の同期補正回路ζこおいては、
−の同期パターンが来てη為ら次の同期パターンが来る
までの間、位相差Δφの検出は行わない。従って、この
間、位相差Δφは一定であるとみなして動作せざるを得
す、ジッタ等によって位相差Δφが変化した鳩舎には、
信号Ｒ３ｉ −２と送信クロックＦＴＣＰ との同期
がはず！ｔて、受信信号Ｒ８ｉ を正しく復元できな
いといった不部会の生じることがあった。
−の同期パターンが来てη為ら次の同期パターンが来る
までの間、位相差Δφの検出は行わない。従って、この
間、位相差Δφは一定であるとみなして動作せざるを得
す、ジッタ等によって位相差Δφが変化した鳩舎には、
信号Ｒ３ｉ −２と送信クロックＦＴＣＰ との同期
がはず！ｔて、受信信号Ｒ８ｉ を正しく復元できな
いといった不部会の生じることがあった。
□ この発明は、上記の事情に鑑みてな書れたもので、
送信クロックと受信信号との同期が、ジッタ等の外乱に
よって乱されることのない同期補正回路を提供すること
を目的とする８ 〔問題点を解決するための手段〕 上記問題点を解決するために、この発明は、受信信号を
可変時間遅延させる可変遅延回路と、この可変遅延回路
の出力と送信クロックとの位相差を検出する位相差検出
回路と、前記位相差に基づいて前記可変遅延回路の可変
時間を設定する設定手段とを具備することを特徴とする
、 〔作用〕 上記構成によれば、受信信号を可変時間遅延させて得た
信号（以下、信号Ｒ８１ａという）と、送信クロックと
の位相差とが常時検出され、これが所足の値となるよう
にコントロールされるので、信号Ｒ８１ａと送信クロッ
クとから、受信信号を常に正しく復元することができる
。
送信クロックと受信信号との同期が、ジッタ等の外乱に
よって乱されることのない同期補正回路を提供すること
を目的とする８ 〔問題点を解決するための手段〕 上記問題点を解決するために、この発明は、受信信号を
可変時間遅延させる可変遅延回路と、この可変遅延回路
の出力と送信クロックとの位相差を検出する位相差検出
回路と、前記位相差に基づいて前記可変遅延回路の可変
時間を設定する設定手段とを具備することを特徴とする
、 〔作用〕 上記構成によれば、受信信号を可変時間遅延させて得た
信号（以下、信号Ｒ８１ａという）と、送信クロックと
の位相差とが常時検出され、これが所足の値となるよう
にコントロールされるので、信号Ｒ８１ａと送信クロッ
クとから、受信信号を常に正しく復元することができる
。
以下、図面を参照して本発明の一実施例を説明する。
第１図は、本発明の一実施例による同期補正回路の構成
を示すブロック図である。この図において、２１は後述
する信号Ｒ８１ａと自局の送信クロックＦＴＣＰ と
の位相差Δφを検出する位相差検出回路である。位相差
検出回路２１は、第２図に示すように、信号Ｒ８１ａの
立ち下りから送信クロックＦＴＣＰの立ち上りまでの間
（位相差Δφに相当）、カウンタ２２にイネーブル信号
ＳＥＮ を送シ、カウンタ２２ｔｉ、この間に供給され
るクロックφａ（８ＭＨｚ）のパルス数をカウントする
。
を示すブロック図である。この図において、２１は後述
する信号Ｒ８１ａと自局の送信クロックＦＴＣＰ と
の位相差Δφを検出する位相差検出回路である。位相差
検出回路２１は、第２図に示すように、信号Ｒ８１ａの
立ち下りから送信クロックＦＴＣＰの立ち上りまでの間
（位相差Δφに相当）、カウンタ２２にイネーブル信号
ＳＥＮ を送シ、カウンタ２２ｔｉ、この間に供給され
るクロックφａ（８ＭＨｚ）のパルス数をカウントする
。
カウンタ２２のカウント値Ｎは、バッファ１１を介して
比較器２４のｔＡ１データ入力端に供給される。なお、
カウンタ２２は、すでに述べた同期パターンを検出した
ときに出力される同期パターン検知信号ＳＰによって、
カウント値Ｎ＝４にブ！Ｊセットされるようになってい
る、 上記比較器２４の第２データ入力端には基準値４が供給
され、カウント値Ｎと比較される。そして、 （ａ）Ｎ＝４のときは、ホールド信号がアップ／ダウン
カウンタ（以下、Ｕ／Ｄカウンタという）２５のホール
ド端ＨＤに供給され、Ｕ／Ｄカウンタ２５のカウント値
ｋがホールドされ、（ｂ）Ｎ＞４のときは、アップ信号
（１Ｈ＠レベル）がＵ／Ｄカウンタ２５のア・ンプ／ダ
ウン増Ｕ／Ｉ）に供袷寧れて、Ｕ／Ｄカウンタ２５のカ
ウント値ｋが１加算され、 Ｃｃ） Ｎ＜４のときは、ダウン信号（１Ｌルベル）
がＵ／Ｄカウンタ２５のアップ／ダウン端Ｕ／Ｄに供給
されて、Ｕ／Ｄカウンタ２５のカウント値ｋが１減算さ
れる、 次に、Ｕ／Ｄカウンタ２５のカラントイ直には、マルチ
プレクサ２７のセレクト端ＳＬｏ 〜ＳＬ２に供給ζＡ
、マルチプレクサ２７のデータ入力端ζこ供給され九シ
フトレジスタＩ５の各ビット内容Ｄｋ ｔ−選択する。
比較器２４のｔＡ１データ入力端に供給される。なお、
カウンタ２２は、すでに述べた同期パターンを検出した
ときに出力される同期パターン検知信号ＳＰによって、
カウント値Ｎ＝４にブ！Ｊセットされるようになってい
る、 上記比較器２４の第２データ入力端には基準値４が供給
され、カウント値Ｎと比較される。そして、 （ａ）Ｎ＝４のときは、ホールド信号がアップ／ダウン
カウンタ（以下、Ｕ／Ｄカウンタという）２５のホール
ド端ＨＤに供給され、Ｕ／Ｄカウンタ２５のカウント値
ｋがホールドされ、（ｂ）Ｎ＞４のときは、アップ信号
（１Ｈ＠レベル）がＵ／Ｄカウンタ２５のア・ンプ／ダ
ウン増Ｕ／Ｉ）に供袷寧れて、Ｕ／Ｄカウンタ２５のカ
ウント値ｋが１加算され、 Ｃｃ） Ｎ＜４のときは、ダウン信号（１Ｌルベル）
がＵ／Ｄカウンタ２５のアップ／ダウン端Ｕ／Ｄに供給
されて、Ｕ／Ｄカウンタ２５のカウント値ｋが１減算さ
れる、 次に、Ｕ／Ｄカウンタ２５のカラントイ直には、マルチ
プレクサ２７のセレクト端ＳＬｏ 〜ＳＬ２に供給ζＡ
、マルチプレクサ２７のデータ入力端ζこ供給され九シ
フトレジスタＩ５の各ビット内容Ｄｋ ｔ−選択する。
すなわち、上記セレクト端ＳＬＯ〜ＳＬ２ に供給さ
れた値がｋのとき、ビット内容］）ｋがマルチプレクサ
２７カ為ら信号Ｒ８１ａとして出力される。こうして、
Ｕ／Ｄカウンタ２５のカウント値ｋによって、受信信号
Ｒ８ｉ に時間ｋＴ（ここで、Ｔはクロックφａの周
期）の遅延を与えることができる。言い換えれば、構成
要素菖５゜２７は可変遅延回路として作動し、その出力
信号Ｒ８１ａ は、受信信号Ｒ８ｉ に０〜７Ｔの遅
延を与える形となる。なお、送信クロックＦＴＣＰ
の周期は８Ｔに設定されているから、上記可変遅延回路
の最大遅延時間は、砥ぼ送信クロックＦＴＣＰの１周期
に相当する。
れた値がｋのとき、ビット内容］）ｋがマルチプレクサ
２７カ為ら信号Ｒ８１ａとして出力される。こうして、
Ｕ／Ｄカウンタ２５のカウント値ｋによって、受信信号
Ｒ８ｉ に時間ｋＴ（ここで、Ｔはクロックφａの周
期）の遅延を与えることができる。言い換えれば、構成
要素菖５゜２７は可変遅延回路として作動し、その出力
信号Ｒ８１ａ は、受信信号Ｒ８ｉ に０〜７Ｔの遅
延を与える形となる。なお、送信クロックＦＴＣＰ
の周期は８Ｔに設定されているから、上記可変遅延回路
の最大遅延時間は、砥ぼ送信クロックＦＴＣＰの１周期
に相当する。
上記信号Ｒ８１ａ は、ＤＦＦ２のデータ入力端りに
供給され、送信クロックＦＴＣＰの豆ち上シによってＤ
ＦＦ２にセット畜れ、信号ＲＤＡＴＡとして送信される
、 次に、上述した構成番こよる本実権例の動作を説明する
。
供給され、送信クロックＦＴＣＰの豆ち上シによってＤ
ＦＦ２にセット畜れ、信号ＲＤＡＴＡとして送信される
、 次に、上述した構成番こよる本実権例の動作を説明する
。
まず、信号Ｒ８１ａと送信パルスＦＴＣＰとの同期がと
れた状態にあっては、位相差Δφが送信クロックＦＴＣ
Ｐ の１８０ 分、すなわち時間４Ｔに保たれ、カ
ウンタ２２のカウント値Ｎが４に保持される。この状態
においては、第２図に符号Ｂで示すように、信号１３１
ａの立ち上９点と送信クロックＦＴＣＰ の立ち上９
点との差も約４Ｔとなるので、信号Ｒ８１ａのビットの
略中点が送信クロックＦＴＣＰの立ち上シ点にくること
となシ、この中点の値がＤＦＦ２にセット畜れ、信号Ｒ
ＤＡＴＡとして出力される、 一方、第２図に符号Ａで示すように、位相差Δφが１８
０ より小言〈な９、カウント値Ｎ＝３になったとする
と、比較器２４からＵ／Ｄカウンタ２５にダウン信号が
供給され、Ｕ／Ｄカウンタ２５のカウント値ｋが１減算
され、例えば３から２に変化する、これ昏こよって、受
信信号Ｒ８ｉの遅延時間も３Ｔから２Ｔに減少し、信号
Ｒ８１ｍは時間Ｔ （Ｉｒ２図（ハ）ζこ斜線で示す部
分）だけ位相が進み、位相差Δφが４Ｔとなるように調
節される。これによって、送信クロックＦＴＣＰ と
信号Ｒ８１ａ との同期が再びとられる。
れた状態にあっては、位相差Δφが送信クロックＦＴＣ
Ｐ の１８０ 分、すなわち時間４Ｔに保たれ、カ
ウンタ２２のカウント値Ｎが４に保持される。この状態
においては、第２図に符号Ｂで示すように、信号１３１
ａの立ち上９点と送信クロックＦＴＣＰ の立ち上９
点との差も約４Ｔとなるので、信号Ｒ８１ａのビットの
略中点が送信クロックＦＴＣＰの立ち上シ点にくること
となシ、この中点の値がＤＦＦ２にセット畜れ、信号Ｒ
ＤＡＴＡとして出力される、 一方、第２図に符号Ａで示すように、位相差Δφが１８
０ より小言〈な９、カウント値Ｎ＝３になったとする
と、比較器２４からＵ／Ｄカウンタ２５にダウン信号が
供給され、Ｕ／Ｄカウンタ２５のカウント値ｋが１減算
され、例えば３から２に変化する、これ昏こよって、受
信信号Ｒ８ｉの遅延時間も３Ｔから２Ｔに減少し、信号
Ｒ８１ｍは時間Ｔ （Ｉｒ２図（ハ）ζこ斜線で示す部
分）だけ位相が進み、位相差Δφが４Ｔとなるように調
節される。これによって、送信クロックＦＴＣＰ と
信号Ｒ８１ａ との同期が再びとられる。
以上説明したように、この発明は、可変遅延回路の出力
（Ｒ８ｉａ）と送信クロック（Ｆ’ＴＣＰ ）との位相
差を検出し、この位相差が常に所定の値場合やデータが
長い場合においても、常に正しい送受信を行うことがで
きる。
（Ｒ８ｉａ）と送信クロック（Ｆ’ＴＣＰ ）との位相
差を検出し、この位相差が常に所定の値場合やデータが
長い場合においても、常に正しい送受信を行うことがで
きる。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は同実権例の動作を説明するための波形図、第３図
はル・−プ伝送システムの構成を示す概念図、第４図は
従来の同期補正回路の構成を示すブロック図、第５図お
よび＠６図は同回路の動作を説明するための波形図であ
る。 ■５・・・・・・シフトレジスタ％ ２ト・・・・・位
相差検出回路、２２・・・・・・カウンタ、２４・・・
・・・比較器、２５・・・・・・Ｕ／Ｄカウンタ（以上
２４．２５は設定手段）、２７・・・・・・マルチプレ
クサ（以上１５．２７は可変遅延回路）。
２図は同実権例の動作を説明するための波形図、第３図
はル・−プ伝送システムの構成を示す概念図、第４図は
従来の同期補正回路の構成を示すブロック図、第５図お
よび＠６図は同回路の動作を説明するための波形図であ
る。 ■５・・・・・・シフトレジスタ％ ２ト・・・・・位
相差検出回路、２２・・・・・・カウンタ、２４・・・
・・・比較器、２５・・・・・・Ｕ／Ｄカウンタ（以上
２４．２５は設定手段）、２７・・・・・・マルチプレ
クサ（以上１５．２７は可変遅延回路）。
Claims (1)
- 【特許請求の範囲】 同一周波数の送信クロックを各局独立に発生し、この送
信クロックと同期させて受信信号を送信信号に変換し中
継動作をするようにしたループ伝送装置において、 前記受信信号を可変時間遅延させる可変遅延回路と、こ
の可変遅延回路の出力と前記送信クロックとの位相差を
検出する位相差検出回路と、前記位相差に基づいて前記
可変遅延回路の可変時間を設定する設定手段とを具備す
ることを特徴とする同期補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60088426A JPS61245731A (ja) | 1985-04-24 | 1985-04-24 | 同期補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60088426A JPS61245731A (ja) | 1985-04-24 | 1985-04-24 | 同期補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61245731A true JPS61245731A (ja) | 1986-11-01 |
| JPH0320177B2 JPH0320177B2 (ja) | 1991-03-18 |
Family
ID=13942455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60088426A Granted JPS61245731A (ja) | 1985-04-24 | 1985-04-24 | 同期補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61245731A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0220939A (ja) * | 1988-07-08 | 1990-01-24 | Toshiba Corp | ループネットワークのループ制御方式 |
| US4943857A (en) * | 1987-04-24 | 1990-07-24 | Hitachi, Ltd. | Synchronizing circuit for an external signal and an internal sampling clock signal |
| JPH04215341A (ja) * | 1990-12-13 | 1992-08-06 | Sumitomo Electric Ind Ltd | データの受信タイミング補正装置 |
| JPH0750683A (ja) * | 1991-04-29 | 1995-02-21 | At & T Corp | 通信ネットワークと周波数同期確立方法 |
| US9654114B2 (en) | 2014-10-06 | 2017-05-16 | Socionext Inc. | Transmission circuit, integrated circuit, and parallel-to-serial conversion method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55127745A (en) * | 1979-03-26 | 1980-10-02 | Hitachi Denshi Ltd | Bit buffer system |
-
1985
- 1985-04-24 JP JP60088426A patent/JPS61245731A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55127745A (en) * | 1979-03-26 | 1980-10-02 | Hitachi Denshi Ltd | Bit buffer system |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4943857A (en) * | 1987-04-24 | 1990-07-24 | Hitachi, Ltd. | Synchronizing circuit for an external signal and an internal sampling clock signal |
| JPH0220939A (ja) * | 1988-07-08 | 1990-01-24 | Toshiba Corp | ループネットワークのループ制御方式 |
| JPH04215341A (ja) * | 1990-12-13 | 1992-08-06 | Sumitomo Electric Ind Ltd | データの受信タイミング補正装置 |
| JPH0750683A (ja) * | 1991-04-29 | 1995-02-21 | At & T Corp | 通信ネットワークと周波数同期確立方法 |
| US9654114B2 (en) | 2014-10-06 | 2017-05-16 | Socionext Inc. | Transmission circuit, integrated circuit, and parallel-to-serial conversion method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0320177B2 (ja) | 1991-03-18 |
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