JPS61246846A - マイクロプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 本発明は、マイクロプロセッサ、即ちプログラムの形で
そこに与えられた命令によって多数の機能を行うことが
できる集積電子回路に関する。

本発明は上記マイクロプロセッサの回路の内部配置に関
する。

先行技術 ここにマイクロプロセッサという術語が用いられている
が、この術語はマイクロプロセッサ自体のみでなく、マ
イクロコンピュータ、マイクロコントローラなどの集積
回路処理装置をも含むことが意図されているものと理解
する。

新らしいマイクロプロセッサを設計する場合に生じる諸
問題は明らかに極めて多数あるが、ごく一般的なレベル
を守る場合には、ワーキングプログラムにおいて組合せ
られた場合に（例えば機械Ｉクールの制御のような）一
定の文脈内の特定オペレーションをマイクロプロセッサ
が実行できるようにする一定数の（例えば１００の）基
本機能をマイクロプロセッサのユーザが自由に使用でき
るようにすべきであるという主要目的が残される。

これらの基本機能の定義は、数の加算、減算、レジスタ
の左又は右シフト、条件付分岐などの明らかな基本機能
から離れた場合にマイクロプロセッサの設計の重要な要
素である。ユーザにとってはプログラムを書くことがや
さしいということが実に重要であり、マイクロプロセッ
サのメーカにとっては備えられる基本機能の数を増やし
ても集積回路チップの表面積は過度に増大せず外部アク
セス端子の数が過度に増加しないことが実に重要である
。

これらの基本機能のうちの一部の機能は、想定するのが
自明ではない。という訳は、それらの機能はマイクロプ
ロセッサを使用する特別な可能性に実際に対応するもの
ではなく、ユーザがアプリケーションプログラムのデバ
ツギング段階（ｄｅｂｓ−ｒｔｒｔｉ％ｇ　ｐｈａｓｅ
　）をよシよく制御する可能性に対応するからであシ、
前記デバツギング段階は実に微妙な段階であシ、マイク
ロプロセッサのために提案されたアプリケ−ショーが、
ユーザが単に実行プログラムを書込み、それをメモリに
記憶させそれをマイクロプロセッサによって処理させる
だけで十分であるというような簡単なものであることは
きわめて稀であシ、それどは対照的にプログラムは多く
の場合それが適切に作動する前に伺回も訂正する必要が
ある。

発明の概要 本発明は複数のモードのうちの１つのモードを選択する
ために再初期設定期間中に用いられる外部端子（ＭＤＳ
）に信号を印加することによって（１非ユーザモードに
おいて）停止させることができるタイマ（１６）を組込
んでおシ、それによってアプリケーションプログラムデ
バツギングエイドの期間中を通じて必要な時にいつでも
タイマの内容にアクセスできるマイクロプロセッサであ
る。

発明の目的 従って９本発明の目的は、タイマを組込んだマイクロプ
ロセッサのプログラムをデバックする場合に有用な新た
な可能性をマイクロプロセッサに与えることを提案する
ことである。そのようなタイマはマイクロプロセッサの
心嘩部と同じ集積回路チップ上に具えられていることが
多く、その主要機能は多くの場合基本命令サイクル数と
して時間間隔をカウントして所定の持続期間後にプログ
ラム割込を発生させることである（アプリケ−ショーの
例：＠盤上の鍵を押した後にタイミングを開放しバウン
ス（ｂｏｓｓｅｓ　）の危険をなくすことである）。

実施例の説明 本発明によると、マイクロプロセッサはタイマを含み、
且つ そのタイマが作動されマイクロプロセッサが再初期設定
段階にあると、マイクロプロセッサのアプリケーション
プログラムをデバックする場合に用いる１非ユ゛−ザモ
ードを含む複数のモードから選択された１つのモードに
マイクロプロセッサが置かれることを示すモード選択端
子と。

モード選択端子を作動させることによって被選択モード
に関する１項目の情報を記憶する被選択モードレジスタ
と。

下記の状態、即ちモード選択端子が作動されている状態
、マイクロプロセッサが再初期設定段階にない状態、お
よび１非ユーザモードを含む所定のモード群の１つが選
択されたという情報を被選択モードレジスタが含む状態
の組合せがえられるとタイマを停止させる信号を発生さ
せる論理回路を有する。

換言すると１本発明はマイクロプロセッサの外部からア
クセスできる端子からタイマを制御する簡単で有効な手
段を提案しておシ、これは下記の利点を有する。

第１に、プログラム実行中の任意の時に、特にユーザが
１区切点（ｂｒｅａｋｐｏｔｘｔ）　’を要求した時に
タイマを停止させることができる（特定の事象アドレス
、例えば到達した一定のアドレス、又は所定の状態にな
っている外部素子上の停止）。このことは一般に外部ビ
ン（停止）又は外部オートメーションによって行われる
。特別なデバツギングエイドプログラムを用いることに
よシ９区切点が現われた時にカウンタに含まれる値を読
取ることができる。特に注目すべき点は、特別なデバッ
ギングエイドプログラムの期間を通じてカウンタ自体に
よる割込の危険がないという利点である（通常カウンタ
はその内容が零になる度毎に自動割込を発生させる）。

第２に、特別表デパツギングエイドプログラム用に割込
レベルを確保する必要がない。一般的には、特別なデバ
ツギングエイドプログラムの実行期間を通じてタイマか
ら出される割込による妨害を避けるために２区切点の時
間に対する割込を予めセットして起こシうるその後の割
込をマスクする。この方法は割込レベルの数がきわめて
限られているマイクロプロセッサにおいては、（例えば
割込の場合に主プログラムへの復帰アドレスを記憶する
ために１〜４スタツクスペースしか備えられていない場
合には）、容易には応用できず、マイクロプロセッサ内
のレジスタ、特にタイマの位置を読取るために割込レベ
ルをよく考えもしないで用いるようなことはしないこと
が大切であシ。

従って本発明はデバックされつつあるアプリケーション
プログラムの（外部的、又はプログラムされた。又はタ
イマ自体の状態による）通常割込を妨害しない外部停止
の利点を有する。

第３に、このマイクロプロセッサは、特別なデバツギン
グエイドプログラムでタイマを制御するレジスタにユー
ザがアクセスする場合には割込へ切換わらない。一般的
には、制御信号からの１ピツトによって確認されると割
込を生じさせるオーバフロー信号をタイマは（零まで）
出す。区切点においてオーバフロー信号が存在し制御信
号からのそのビットによってマスクされた場合に、ユー
ザが特別なデパツギングエイドプログラムによって制御
レジスタ内のこのビットを変更すると、マイクロプロセ
ッサは割込へ切換わる。外部アクセスピンはこの割込の
マスキングを可能にする。通常は、このビットの変更を
防止するのはデパツギングエイドプログラムであ夛、プ
ログラムによるそのような阻止はデバツギング段階中に
問題となシうる。

タイマの増分サイクル中の適当な点９例えばサイクルの
最初の瞬間と同期させるためにタイマを停止させ、タイ
マが増分段階の中途において、その内容が真の意味をも
たない時間に停止させられないようにする信号のための
対策をとるべきである。

しかし、この同期はマイクロプロセッサ内部の同期回路
によっては行うことができず、マイクロプロセッサの内
部サイクルに関連して明確な点において論理信号を印加
しなければならないユーザ自身によって行うことができ
ない。

本発明は、第１図が本発明に関連したマイクロプロセッ
サの一部分のブロック図である添付図面を参照して下記
の説明を読む場合に更に容易に理解される。

マイクロプロセッサは多数の回路および外部アクセス端
子を含むが、下記のみが図面には示されている。

活動化（論理レベル０が前記端子に印加される）又は非
活動化（レベル１）される外部モード選択端子（ＭＺ）
Ｓ）。

回路再初期設定段階の期間中に端子ＭＤＳが活動化され
るとマイクロプロセッサの特定の動作のモード又はモー
ド群を定義する論理レベルを受取るように設計された外
部端子１２（信号リセット＝１）。

この論理レベルは記憶クリップフロップ１４に記録され
、このツリツブ７０ツブの出力は他の外部端子から出さ
れる他の出力と自由に組合せられ。

マイクロプロセッサを制御し、マイクロプロセッサを被
選択モードに対応する状態にする。

マイクロプロセッサを働かせる可能性のあるモードはこ
こには４つが示されておシ、それらは通常モード、非ユ
ーザモード、および例えば自己テストモードおよび固定
メモリの内容をテストするモードからなる。

非ユーザモードにおいては、マイクロプロセッサの心臓
部はその周辺部材から切離されておシ。

例えばマイクロプロセッサの心臓部を働かせるのに用い
られるデバッギングエイドプログラムによって通常そ−
ドにおけるプログラム実行期間を通じて現われたかもし
れない一部のレジスタ、アドレス又はデータバスの状態
を読取る試みがなされる。

本発明によシ非ユーザそ−ドに効果的に入った時、即ち
再初期設定段階が終った時にマイクロプロセッサのタイ
マ１６を停止させることができるのはこの非ユーザモー
ドにおいてである（信号リセットは０に戻る）。

ここにおいて外部端子にはもしそれが端子ＭＤＳの活動
化の期間中および回路再初期設定段階の期間中に活動化
されると、マイクロプロセッサを非ユーザモード又は固
定メモリテストモードに切換える（これら２つのモード
間の選択は図示されてはいないがツリツブフロップ１４
に似た記憶レジスタに結合した別の外部端子を介して行
われる）。

ＭＤＳ端子の活性化から回路再初期設定段階までの間に
端子１２が活性化されないと（クリップクロップの出力
が高論理状態にとどまっていると）。

マイクロプロセッサを働かす他の２つのモードのうちの
１つが設定される。

ツリツブフロップ１４の論理出力レベル（非ユーザモー
ドに対する低レベル）、端子ＭＤｓ上にある論理レベル
（もしこれが作動モードを選択するために活動化される
と低レベル）および再初期設定のリセット信号は、ツリ
ツブ７０ツブ１４の出力信号が非ユーザモードに対応す
るものであシリセット信号が（再初期設定段階が終った
後に）零に戻されていてＭＤＳ端子が活動化されると（
即ちここではその端子が低論理レベルをとると）、停止
信号をタイマ１６のインクリメンタ２ｏに供給するきわ
めて簡単−な論理回路に用いられる。

この趣意で、論理回路１８はツリツブ７０ツブ１４の出
力を受取るインバータ２２．およびＭＤＳ端子から出て
インバータ２６によって反転された（ｃｏｍｐｌ−常ｅ
ｎｔｇｄ）信号とともに前記インバータ２２の出力を受
取るナンドゲート２４を含むだけである。ナンドゲート
の出力はそれがタイマ１６のインクリメンタ２０を零に
切換えると停止する。

更に、一方では再初期設定信号リセットを受取シ他方で
はインバータ２６の出力を受取るアンドゲート２８はフ
リップフロップ１４のクロック入力に接続されておシ、
７リツプフロツプが再初期設定段階の期間中に切換がで
きるようにしこの段階の期間外におけるその切換を防止
できるようにする。再初期設定段階の期間中に、カウン
タ１６の内容は零にリセットされる。

これらの状態においては、非ユーザモード又はメモリテ
ストモードにある場合にはタイ寸は端子ＭＤＳが活動化
されるやいなや（低レベルに切換えられるやいなや）停
止する点に注目すべきである。

非ユーザモードにおいてのみタイマを停止させようとす
る場合には、クリップ７０ツブ（図示されていない）か
ら出される信号をも受信して非二一ザモードと固定メモ
リの内容をテストするモードとの間の選択を明確にする
論理回路の準備をすべきである。図示した応用例では、
タイマがメモリテストモード期間中にも停止するかどう
かは重要ではなく、もしタイマが端子１２の活動化に対
応する２つの、モードにおいて停止するようにセットさ
れるならば、それは論理回路１８を簡略化する。

添付の図面はインクリメンタに結合されたクロック回路
Ｈを示しておシ、増分はマイクロプロセッサの内部又は
外部クロックに同期して行われることを示している。タ
イマのレジスタ３０の内容が安定していて実際にカウン
トされた事象を表わす時間間隔の間にタイマを停止させ
ることを目的とするならば、ユーザはタイマ１６の増分
サイクル中のきわめて特別な瞬間９例えばそのような各
サイクルの最初の期間中に信号ＭＤＳが低レベル（活動
化）に移行するような準備をしなければならない。例え
ば、　ＭＩＭ端子の活動化が、マイクロプロセッサの一
般同期の周期的信号の出現後の最大時間間隔（例えば１
５０ナノ秒）内に起きるように準備することができる（
同期信号はクロック回路Ｈによって供給される）。

【図面の簡単な説明】

第１図は２本発明に関連したマイクロプロセッサの一部
分のブロック図である。 図において。 １２は外部端子 １４はクリップフロップ ＭＤＳは外部モード選択端子 １６はタイマ １８は論理回路 ２０は　インクリメンタ ２２はインバータ ２８はアンドゲート ３０はレジスタ

Claims (1)

1. 【特許請求の範囲】 １、そのタイマが作動されマイクロプロセッサが再初期
   設定段階にあると、マイクロプロセッサのアプリケーシ
   ョンプログラムをデバックする場合に用いる“非ユーザ
   ”モードを含む複数のモードから選択された１つのモー
   ドにマイクロプロセッサが置かれることを示すモード選
   択端子と、モード選択端子を作動させることによつて被
   選択モードに関する１項目の情報を記憶する被選択モー
   ドレジスタと、 下記の状態、即ち、 モード選択端子が作動されている状態、 マイクロプロセッサが再初期設定段階にない状態、およ
   び “非ユーザ”モードを含む所定のモード群の１つが選択
   されたという情報を被選択モードレジスタが含む状態、 の組合せが得られる時、タイマを停止させる信号を発生
   させる論理回路とを有することを特徴とするタイマを具
   えるマイクロプロセッサ。 ２、タイマを停止させる信号とマイクロプロセッサクロ
   ックとを同期させる同期手段が具えられている特許請求
   の範囲第１項によるマイクロプロセッサ。 ３、選択された所定のモード群のうちの１つを表わす被
   選択モードレジスタからの第１信号を受信し、作動され
   たモード選択端子を表わす第２信号を受信し、タイマを
   停止させる信号をその出力において発生させるナンドゲ
   ート手段を論理回路が具える特許請求の範囲第１項によ
   るマイクロプロセッサ。 ４、被選択モードレジスタが再初期設定段階の期間中に
   のみ状態を変えることができるようにする手段が具えら
   れている特許請求の範囲第１項によるマイクロプロセッ
   サ。 ５、所定のモード群が“非ユーザ”モードのみを含む特
   許請求の範囲第１項によるマイクロプロセッサ。