JPH0269810A

JPH0269810A - 情報処理装置

Info

Publication number: JPH0269810A
Application number: JP63221928A
Authority: JP
Inventors: Masahiro Mori; 匡弘森
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1988-09-05
Filing date: 1988-09-05
Publication date: 1990-03-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は情報処理装置に関し、特に待ち時間の制御方
式に関する。

［従来の技術１１チツプ上に記憶装置、入出力装置等を内蔵したマイク
ロプロセッサにおいては、限られた入出力端子でより多
くの入力を処理する方法として、一般にキーマトリクス
方式が用いられる。

前記キーマトリクス方式では、入力端子をＨｌｇｈまた
はＬｏｗレベルに保持するため通常入力端子側にプルア
ップまたはプルダウン抵抗が接続されており、前記プル
アップまたはプルダウン抵抗と入出力配線およびキース
イッチ等の容量性負荷との時定数を考慮し、出力端子に
出力信号を発生後適当な待ち時間を確保してから入力信
号を入力端子に取り込む必要がある。

第１図に従来の情報処理装置のブロック図を示す、１０
０はプログラムを格納するプログラムメモリ、１０１は
プログラムメモリ１００のアドレスを指定するプログラ
ムカウンタであり分岐命令の実行時にはプログラムメモ
リの内容が設定される場合がある。１０２はプログラム
カウンタｌＯ１の内容を退避するスタックレジスタであ
る。

１０３はプログラムメモリｌＯＯの内容を入力し、他の
ブロックへの制御信号を出力したり、種々の演算を行う
制御回路（以下ＣＰＵと呼ぶ）である。１０４はＣＰＵ
１０３から読み出し／書き込みが自由にできるＲＡＭで
あり、１０５はＣＰＵ１０３に制御され時間制御を行う
タイマカウンタである。１０６は各々のブロックに必要
な種々のクロックを発生するクロック発生装置であり、
タイマカウンタ１０５に対してはタイムベースとなるク
ロック１１３を供給する。工１００．１１０１は入力端
子、１０７．１０８は入力端子に接続されたプルダウン
抵抗、０１００．０１０１は出力端子であり、１０９．
１１０、ｔｔｉ、１１２はキーマトリクスを構成するた
めに情報処理装置の外部に設けられたスイッチである。

第１図において出力端子０１００より出力信号を発生し
、スイッチ１０９を経て入力端子１１００から入力信号
を取り込む場合、入力端子側プルダウン抵抗と入出力配
線およびスイッチ等の容量性負荷との時定数を考慮し、
出力命令実行後適当な待ち時間を確保してから入力命令
を実行する必要がある。前記の待ち時間を確保するため
、従来のマイクロプロセツサにおいては、内部にハード
ウェアによるタイマカウンタを設けたり、ソフトウェア
によるタイマカウンタで時間制御を行う方式が考えられ
ている。ソフトウェアによるタイマカウンタを利用した
場合の処理手順を第２図のフローチャートに示す。この
方式では１０４のＲＡＭに待ち時間に相当する値を設定
し、ＲＡＭから繰り返し１を減じＲＡＭの値がＯになる
までの命令実行回数と命令実行時間の積によって待ち時
間を確保している。また、ハードウェアによりタイマカ
ウンタを設けて待ち時間の制御を行う方法がある。

〔発明が解決しようとする課題１しかし、ソフトウェアによるタイマカウンタを利用した
場合、待ち時間が太き（命令実行時間が小さいと、プロ
グラムメモリやＲＡＭを多く消費し、プログラムメモリ
やＲＡＭを使用する他の処理を制限することになり、こ
の制限を回避するためにプログラムメモリ、ＲＡＭとい
ったハードウェアを増やす結果となる。また、ハードウ
ェアによりタイマカウンタを設けた場合は、明らかにハ
ードウェアの増大を招く、このように従来技術ではハー
ドウェアの増大につながる欠点があり、これを１チツプ
上に集積する場合チップ面積の増大、ひいてはチップ価
格の上昇を招くという問題点があった。

そこでこの発明の目的は前記問題点を解決するため、プ
ログラムメモリの増大を抑え、ＲＡＭやタイマカウンタ
を使用することなしに時間制御ができる低価格の情報処
理装置を提供することにある。

［課題を解決するための手段］この発明は、サブルーチンコール時の復帰アドレスを格
納する後入れ、先出し方式の記憶装置とプログラムカウ
ンタを備えた情報処理装置において、復帰アドレスを前
記記憶装置に格納した後で、任意データを前記プログラ
ムカウンタに設定することにより、前記プログラムカウ
ンタをタイマカウンタとして使用することを特徴とする
。

［実　施　例１第３図にこの発明の一実施例を示す、３００はプログラ
ムを格納するプログラムメモリ、３０１はプログラムメ
モリ３００のアドレスを指定するプログラムカウンタで
あり、タイマカウンタへの切り賛え命令（例えば’ＷＴ
ｎ”命令）によってタイマカウンタに切り替わる。３０
９はプログラムカウンタ３０１がタイマカウンタとして
動作しオーバーフローを発生したときに出力される制御
信号である。３０２はプログラムカウンタ３０１の内容
を退避するスタックレジスタであり、３０３はＣＰＵで
ある。３０４はＣＰＵ３０３が自由に読み出し／書き込
みできるＲＡＭである。３０５は各々のブロックに必要
な種々のクロックを発生するクロック発生装置であり、
プログラムカウンタ３０１がタイマカウンタに切り替わ
った場合には、プログラムカウンタ３０１にタイムベー
スとなるクロック３１６を供給する。３０６は、サブル
ーチンコール命令実行時またはタイマカウンタへの切り
替え命令実行時に出力されプログラムカウンタの内容を
スタックレジスタ３０２に退避するための制御信号であ
る。３０７は、サブルーチンリターン命令実行時または
プログラムカウンタ３０１のオーバーフロー発生時に出
力されスタックレジスタ３０２に内容をプログラムカウ
ンタ３０１に復帰するための制御信号である。従って制
御信号３０６が出力された場合は、サブルーチンコール
命令と同様な動作となり制御信号３０７が出力された場
合はサブルーチンリターン命令と同様な動作となる。３
０８はプログラムカウンタ３０１がタイマカウンタとし
て動作中、プログラムカウンタ３０１のプログラムメモ
リ３００への出力を禁止するために出力される制御信号
である。ｌ３００．１３０１は入力端子、３１０，３１
１は入力端子に接続されたプルダウン抵抗、０３００．
０３０１は出力端子であり、３１２．３１３．３１４．
３１５はキーマトリクスを構成するために情報処理装置
の外部に設けられたスイッチである。

この実施例を用いた場合の前述の処理手順を第４図のフ
ローチャートに示す、第４図においては、まず出力命令
を実行し次に待ち時間の確保のために“”ＷＴ　　ｎ”
命令を実行する。

”’ＷＴ　　ｎ”命令は第３図におけるプログラムカウ
ンタ３０１をタイマカウンタに切り換える命令であり、
制御信号３０８を発生し、プログラムカウンタ３０１の
出力を禁止してから、制御信号３０６を発生し、サブル
ーチンコール命令と同様にプログラムカウンタ３０１の
内容をスタックレジスタ３０２に退避し、オペランド部
分に記述されたデータｎ（０≦ｎ≦プログラムカウンタ
の最大値）をプログラムカウンタ３０１に設定する。

この処理に引続きクロック発生装置３０５からプログラ
ムカウンタ３０１にタイムベースとなるクロック信号３
１６が供給され、プログラムカウンタ３０１はタイマカ
ウンタに切り替わる。プログラムカウンタ３０１は設定
されたデータｎからカウントを開始し、プログラムカウ
ンタの最大値を越えオーバーフローが発生するまでの間
（（プログラムカウンタの最大値＋１−ｎ）ｘタイムベ
ースクロックの周期）タイマカウンタとして動作し待ち
時間の確保を行う。

プログラムカウンタ３０１がオーバーフローを発生する
と、ＣＰＵは制御信号３０９の出力を検出し、クロック
発生装置３０５からのクロックを止め、制御信号３０７
を発生し、サブルーチンリターン命令同様スタックレジ
スタ３０２の内容をプログラムカウンタ３０１に復帰さ
せる。この処理に引続き制御信号３０８の出力を禁止し
、プログラムメモリ３００のアドレスを指定できるよう
プログラムカウンタ３０１の出力を復元し、次の命令、
つまり第４図における入力命令を実行する。

このように’ＷＴ　　ｎ”命令を使用することによりプ
ログラムメモリの消費を最小限に抑え、かつＲＡＭやタ
イマカウンタを使用せずに、容易に待ち時間の制御が可
能となり、データｎによって任意の待ち時間を得ること
ができる。また、それ以上の待ち時間を得るためには、
“’ＷＴ　　ｎ”命令を必要な回数実行すればよい。”
ＷＴ　　ｎ”命令はオペランド部分をデータだけでなく
アキュムレータ、レジスタおよびメモリ等による指定も
可能でありこの場合は、アキュムレータ、レジスタおよ
びメモリ等の内容がプログラムカウンタ３０１に設定さ
れ前述の実施例と同様に任意の待ち時間を得ることがで
きる。

［発明の効果１以上の説明で明らかなように、この発明によれば時間制
御を行うために、ＲＡＭおよびタイマカウンタを一切必
要とせず、また必要最小限のプログラムメモリで実現で
きるためハードウェアの減少が可能となり、特に集積回
路には非常に有効で低価格の情報処理装置を提供するこ
とができる。

【図面の簡単な説明】

第１図は従来の情報処理装置を示すブロック図、第２図
は第１図を説明するためのフローチャート、第３図はこ
の発明の一実施例を示すブロック図、第４図は第３図を
説明するためのフローチャートである。１００．１０１．１０２．１０３．１０４．１０５　・１０６　。１０７゜１０９．３１３．１１３．３０６．３００・・・プログラムメモリ３０１・・・プログラムカウンタ３０２・・・スタックレジスタ３０３・・・ＣＰＵ３０４・・・ＲＡＭ・・タイマカウンタ３０５・・・クロック発生装置１０８．３１０．３１１・・プルダウン抵抗１１０．１１１．１１２．３１２．３１４．３１５・・・スイッチ３１６・・・クロック３０７．３０８．３０９・・・制御信号１１０１．１３００．ｌ３０１・・・入力端子０１０１．０３００．０３０１・・・出力端子エ　１００．０１００、Ｌ−−−−、−−−−−−−−−−−−−−−−−−〜
」第３　図

Claims

【特許請求の範囲】

サブルーチンコール時の復帰アドレスを格納する後入れ
先出し方式の記憶装置とプログラムカウンタを備えた情
報処理装置において、復帰アドレスを前記記憶装置に格
納した後で、任意データを前記プログラムカウンタに設
定することにより、前記プログラムカウンタをタイマカ
ウンタとして使用することを特徴とする情報処理装置。