JPS61255441A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS61255441A JPS61255441A JP9608685A JP9608685A JPS61255441A JP S61255441 A JPS61255441 A JP S61255441A JP 9608685 A JP9608685 A JP 9608685A JP 9608685 A JP9608685 A JP 9608685A JP S61255441 A JPS61255441 A JP S61255441A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- register
- request
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ処理装置における障害検出に関し、特
に、複数のリクエストに伴うデータの順序性について誤
りを検出する方式に関するものである。
に、複数のリクエストに伴うデータの順序性について誤
りを検出する方式に関するものである。
従来、この種の情報処理装置において、各装置間のデー
タ処理に関して、要求元データ処理装置からのデータを
格納するデータバッファと・前記データバッファのライ
トアドレスを与える第１のカウンタと、前記データバッ
ファのリードアドレスを与える第２のカウンタにより構
成されていた。
タ処理に関して、要求元データ処理装置からのデータを
格納するデータバッファと・前記データバッファのライ
トアドレスを与える第１のカウンタと、前記データバッ
ファのリードアドレスを与える第２のカウンタにより構
成されていた。
要求元データ処理装置からのリクエストに伴うデータは
、前記第１のカウンタの与えるライトアドレスによって
前記データバッファ（−書き込まれ、その後前記第１の
カウンタは更新される。リクエスト受付に応じ、前記第
２のカウンタの与えるリードアドレスによって前記デー
タバッファよりデータは読み出され、前記第２のカウン
タは更新される。
、前記第１のカウンタの与えるライトアドレスによって
前記データバッファ（−書き込まれ、その後前記第１の
カウンタは更新される。リクエスト受付に応じ、前記第
２のカウンタの与えるリードアドレスによって前記デー
タバッファよりデータは読み出され、前記第２のカウン
タは更新される。
たとえば、前記第１のカウンタが故障し、ライトアドレ
スが固定的に０になったとすると。
スが固定的に０になったとすると。
以後の要求元データ処理装置からのリクエストに伴うデ
ータは同じアドレス（０番地）に書き込まれることにな
る。すると以後の前記第２のカウンタの与えるリードア
ドレスによって前記データバッファより読み出されるデ
ータは要求元データ処理装置からのリクエストに伴うデ
ータと一致しなくなってしまう。このような障害発生時
には、従来技術として実施されているパリティビットを
付加されたデータのパリティチェックを行なうという障
害検出方式では障害を発見することができず、データ化
けをおこしてしまい、情報処理装置の信頼性を低下させ
るという欠点があった。
ータは同じアドレス（０番地）に書き込まれることにな
る。すると以後の前記第２のカウンタの与えるリードア
ドレスによって前記データバッファより読み出されるデ
ータは要求元データ処理装置からのリクエストに伴うデ
ータと一致しなくなってしまう。このような障害発生時
には、従来技術として実施されているパリティビットを
付加されたデータのパリティチェックを行なうという障
害検出方式では障害を発見することができず、データ化
けをおこしてしまい、情報処理装置の信頼性を低下させ
るという欠点があった。
本発明の目的は、リクエストに伴うデータをデータバッ
ファに書き込む際にリクエスト回数に応じて、データ変
換回路によりデータの一部又は全部を反転させて書き込
み、読み出し時にデータ変換回路によりリクエスト受付
回数に応じてデータの一部又は全部を反転させて、読み
出されたデータが処理しようとするリクエストに対応し
たデータかどうかを判定できるようにすることにより前
記欠点を解決して、データ化けを検出できるようにし、
信頼性を上げた情報処理装置を提供することである。
ファに書き込む際にリクエスト回数に応じて、データ変
換回路によりデータの一部又は全部を反転させて書き込
み、読み出し時にデータ変換回路によりリクエスト受付
回数に応じてデータの一部又は全部を反転させて、読み
出されたデータが処理しようとするリクエストに対応し
たデータかどうかを判定できるようにすることにより前
記欠点を解決して、データ化けを検出できるようにし、
信頼性を上げた情報処理装置を提供することである。
本発明の情報処理装置は、第１図に示される如く、要求
元データ処理装置１と、そこからのリクエスト信号１１
に伴うデータ１４を第１のデータ変換回路４により変換
後格納するデータバッファ５と、前記要求元データ処理
装置１からのリクエスト信号１１に応じ、第１の識別情
報１２を格納する第１のレジスタ５と、前記要求元デー
タ処理装置１からのリクエスト信号１１に応じ、前記第
１のレジスタ３を更新する第１の制御回路２と、前記第
１のレジスタ３の指示に従って、前記データバッファ５
に対する書き込みデータ１４の一部又は全部を反転させ
る第１のデータ変換回路４と、前記リクエスト信号１１
に対するリクエスト受付回路２３からのリクエスト受付
信号２２に応じた第２の識別情報１７を格納する第２の
レジスタ７と、前記リクエスト受付時データバッファ５
から読み出されたデータ１６の一部又は全部を前記第２
のレジスタ７の指示に従って反転させる第２のデータ変
換回路８と、前記リクエスト受付信号２２に応じ前記第
２のレジスタ７を更新する＄２の制御回路６と、前記第
２のデータ変換回路８により反転させられたデータ１９
の正当性を調べるデータチェック回路９と、前記データ
チェック回路９で異常を検出したときにエラー報告信号
２１を送出するエラー検出回路１０とから構成されてい
る。
元データ処理装置１と、そこからのリクエスト信号１１
に伴うデータ１４を第１のデータ変換回路４により変換
後格納するデータバッファ５と、前記要求元データ処理
装置１からのリクエスト信号１１に応じ、第１の識別情
報１２を格納する第１のレジスタ５と、前記要求元デー
タ処理装置１からのリクエスト信号１１に応じ、前記第
１のレジスタ３を更新する第１の制御回路２と、前記第
１のレジスタ３の指示に従って、前記データバッファ５
に対する書き込みデータ１４の一部又は全部を反転させ
る第１のデータ変換回路４と、前記リクエスト信号１１
に対するリクエスト受付回路２３からのリクエスト受付
信号２２に応じた第２の識別情報１７を格納する第２の
レジスタ７と、前記リクエスト受付時データバッファ５
から読み出されたデータ１６の一部又は全部を前記第２
のレジスタ７の指示に従って反転させる第２のデータ変
換回路８と、前記リクエスト受付信号２２に応じ前記第
２のレジスタ７を更新する＄２の制御回路６と、前記第
２のデータ変換回路８により反転させられたデータ１９
の正当性を調べるデータチェック回路９と、前記データ
チェック回路９で異常を検出したときにエラー報告信号
２１を送出するエラー検出回路１０とから構成されてい
る。
−タ変換回路４により一部を反転成いはそのままデータ
バッファ５に書き込まれ、第１のレジスタ３はリクエス
ト１１を所定回数受けた後第１の制御回路２により更新
される。そして、データバッファ５からデータ１６が読
みだされ。
バッファ５に書き込まれ、第１のレジスタ３はリクエス
ト１１を所定回数受けた後第１の制御回路２により更新
される。そして、データバッファ５からデータ１６が読
みだされ。
第２のレジスタ７はリクエスト受付回路２６からのリク
エスト受付信号２２を所定回数受けた後第２の制御回路
６によって更新される。データバッファ５から読み出さ
れたデータ１６は第１のレジスタ３に対応した第２のレ
ジスタ７の指示１；従い第２のデータ変換回路８により
一部を反転成いはそのままデータチェック回路９に送ら
れ、ここで誤りがチェックされ、誤りがあるとエラー検
出回路１０によりエラーが報告される。
エスト受付信号２２を所定回数受けた後第２の制御回路
６によって更新される。データバッファ５から読み出さ
れたデータ１６は第１のレジスタ３に対応した第２のレ
ジスタ７の指示１；従い第２のデータ変換回路８により
一部を反転成いはそのままデータチェック回路９に送ら
れ、ここで誤りがチェックされ、誤りがあるとエラー検
出回路１０によりエラーが報告される。
ここで、第１の汀ユタ３）１第２の、、＞ユタ７のデー
タの一部を反転させるかどうかの指示は、同一リクエス
トデータに関しては、王宮に動作している限り、常に一
致している。
タの一部を反転させるかどうかの指示は、同一リクエス
トデータに関しては、王宮に動作している限り、常に一
致している。
しかし９例えばデータバッファ５の読み出し時のリード
アドレスが固定的になる障害発生時。
アドレスが固定的になる障害発生時。
本当のリクエストに伴うデータは一部反転して書き込ま
れているにもかかわらず、障害のため一部が反転されて
いないデータを読み出すようなケースが生じ、パリティ
エラーとなり、障害が検出される。
れているにもかかわらず、障害のため一部が反転されて
いないデータを読み出すようなケースが生じ、パリティ
エラーとなり、障害が検出される。
以下１本発明の実施例を図面を参照して詳細に説明する
。
。
第２図は本発明の一実施例の構成を示した回路図である
。
。
第２図において２本発明の情報処理装置は。
要求元データ処理装置（図示せず）からのリクエスト１
０１およびそれに伴うデータ１０８を格納するレジスタ
２０１．２０！ｌと、レジスタ２０１の出力１０２によ
り更新される第１のカウンタ２０２と、前記第１のカウ
ンタ２０２の出力１０３により前記レジスタ２０３のパ
リティビット出力１１０を反転させる第１のパリティ変
換回路２０４と、前記レジスタ２０１の出力１０２をラ
イトイネーブルとし、前記第１のカウンタ２０２の出力
１０４をライトアドレスとし、前記レジスタ２０３の出
力１０９および前記パリティ変換回路２０４の出力１１
１を格納するデータバッファ２０５と、要求元データ号
１０７により更新される第２のカウンタ２０６と、前記
データバッファ２０５から読み出されたパリティビット
出力１１３を前記第２のカウンタ２０６の出力１０６に
より反転する第２のパリティ変換回路２０７と、前記デ
ータバッファ２０５の出力１１２と第２のパリティ変換
回路２０７からの出力１１４とを用いてパリティチェッ
クを行なうパリティチェック回路２０８とで構成されて
いる。
０１およびそれに伴うデータ１０８を格納するレジスタ
２０１．２０！ｌと、レジスタ２０１の出力１０２によ
り更新される第１のカウンタ２０２と、前記第１のカウ
ンタ２０２の出力１０３により前記レジスタ２０３のパ
リティビット出力１１０を反転させる第１のパリティ変
換回路２０４と、前記レジスタ２０１の出力１０２をラ
イトイネーブルとし、前記第１のカウンタ２０２の出力
１０４をライトアドレスとし、前記レジスタ２０３の出
力１０９および前記パリティ変換回路２０４の出力１１
１を格納するデータバッファ２０５と、要求元データ号
１０７により更新される第２のカウンタ２０６と、前記
データバッファ２０５から読み出されたパリティビット
出力１１３を前記第２のカウンタ２０６の出力１０６に
より反転する第２のパリティ変換回路２０７と、前記デ
ータバッファ２０５の出力１１２と第２のパリティ変換
回路２０７からの出力１１４とを用いてパリティチェッ
クを行なうパリティチェック回路２０８とで構成されて
いる。
ここで、第１のカウンタ２０２は５ピツトのカウンタで
あり、そのＭＯＢが第１のパリティ変換回路２０４ヘパ
リテイビツト出力１１０を反転させるか否かの制御信号
１０３であり、残りの下位４ビツトがデータバッファ２
０５のライトアドレスを示すアドレス信号１０４である
。
あり、そのＭＯＢが第１のパリティ変換回路２０４ヘパ
リテイビツト出力１１０を反転させるか否かの制御信号
１０３であり、残りの下位４ビツトがデータバッファ２
０５のライトアドレスを示すアドレス信号１０４である
。
同様に、第２のカウンタ２０６も５ピツトのカウンタで
、そのＭＳＢが第２のパリティ変換回路２０７ヘパリテ
イピツト出力１１６を反転させるか否かの制御信号１
’０６であり、残りの下位４ビツトがデータバッファ２
０５のリードアドレスを示すアドレス信号１０５である
。第１のカウンタ２０２は、第１図の第１の制御回路２
と第１のレジスタ３の両方の機能を兼ね、第２のカウン
タ２０６は、第１図の第２の制御回路６と第２のレジス
タ７の両方の機能を兼ね。
、そのＭＳＢが第２のパリティ変換回路２０７ヘパリテ
イピツト出力１１６を反転させるか否かの制御信号１
’０６であり、残りの下位４ビツトがデータバッファ２
０５のリードアドレスを示すアドレス信号１０５である
。第１のカウンタ２０２は、第１図の第１の制御回路２
と第１のレジスタ３の両方の機能を兼ね、第２のカウン
タ２０６は、第１図の第２の制御回路６と第２のレジス
タ７の両方の機能を兼ね。
パリティチェック回路２０８は、第１図のデータチェッ
ク回路９とエラー検出回路１０の両方の機能を兼ねてい
る。又、リクエスト受付回路２０９は、受付はビジーに
より受付は可か否かを監視する機能を有する。
ク回路９とエラー検出回路１０の両方の機能を兼ねてい
る。又、リクエスト受付回路２０９は、受付はビジーに
より受付は可か否かを監視する機能を有する。
通常動作時、第１のカウンタ２０２は要求元データ処理
装置からのリクエスト１０１に伴うデータ１０９とパリ
ティ変換回路２０４の出力１１１がデータバッファ２０
５に書き込まれると同時に＋１更新され、ＭＳＢを除く
下位４ビツトが次のリクエストに伴うデータのライトア
ドレスを示す。リクエスト受付回路２０９によりリクエ
スト１０２が受付けられると、第２のファ２０５からデ
ータ１１２およびパリティビット出力１１３が読み出さ
れ、第２のカウンタ２０６はリクエスト受付信号１０７
１ｍよって＋１更新され１次のリードアドレスを示す。
装置からのリクエスト１０１に伴うデータ１０９とパリ
ティ変換回路２０４の出力１１１がデータバッファ２０
５に書き込まれると同時に＋１更新され、ＭＳＢを除く
下位４ビツトが次のリクエストに伴うデータのライトア
ドレスを示す。リクエスト受付回路２０９によりリクエ
スト１０２が受付けられると、第２のファ２０５からデ
ータ１１２およびパリティビット出力１１３が読み出さ
れ、第２のカウンタ２０６はリクエスト受付信号１０７
１ｍよって＋１更新され１次のリードアドレスを示す。
データバッファ２０５から読み出されたデータ１１２に
対応するパリティは、第２のパリティ変換回路２０７の
出力１１４であり２通常パリティエラーとはならない。
対応するパリティは、第２のパリティ変換回路２０７の
出力１１４であり２通常パリティエラーとはならない。
ところが何らかの障害９例えば、第１のカウンタ２０２
が動作不良となり、更新が行なわれなくなると、データ
バッファ２０５へのライトアドレスは例えば０番地に固
定されてしまい以後のリクエストに伴うデータは常に同
一アドレス（０番地）１：書込まれてしまう。本実施例
ではデータバッファ２０５へ書き込まれる第１のパリテ
ィ変換回路２０４の出力１１１は前記第１のカウンタ２
０２の出力１０３ （ＭＳＢ）が変化しないので偶数パ
リティあるいは奇数パリティに変換され続ける。
が動作不良となり、更新が行なわれなくなると、データ
バッファ２０５へのライトアドレスは例えば０番地に固
定されてしまい以後のリクエストに伴うデータは常に同
一アドレス（０番地）１：書込まれてしまう。本実施例
ではデータバッファ２０５へ書き込まれる第１のパリテ
ィ変換回路２０４の出力１１１は前記第１のカウンタ２
０２の出力１０３ （ＭＳＢ）が変化しないので偶数パ
リティあるいは奇数パリティに変換され続ける。
しかし、前記第２のカウンタ２０６はリクエスト受付信
号１０７により更新され、前記データバッファ２０５か
ら読み出されたパリティビット出力１１３は前記第２の
カウンタ２０６の出力１０６ （ＭＳＢ）を入力とする
第２のパリティ変換回路２０７により反転またはそのま
ま出力されるのでパリティエラーとなる。これは前記パ
リティチェック回路２０８により検出され、エラー報告
信号１１５が送出されて障害が報告される。
号１０７により更新され、前記データバッファ２０５か
ら読み出されたパリティビット出力１１３は前記第２の
カウンタ２０６の出力１０６ （ＭＳＢ）を入力とする
第２のパリティ変換回路２０７により反転またはそのま
ま出力されるのでパリティエラーとなる。これは前記パ
リティチェック回路２０８により検出され、エラー報告
信号１１５が送出されて障害が報告される。
本発明には以上説明したように、リクエストに伴うデー
タとパリティ変換回路の出力をデータバッファに格納し
、データバッファから読み出されたデータとパリティ変
換回路の出力とからデータのパリティチェックを行なえ
るように構成することにより、従来発見できなかったデ
ータ化けの原因となる障害を発見できるという効果があ
る。
タとパリティ変換回路の出力をデータバッファに格納し
、データバッファから読み出されたデータとパリティ変
換回路の出力とからデータのパリティチェックを行なえ
るように構成することにより、従来発見できなかったデ
ータ化けの原因となる障害を発見できるという効果があ
る。
以下余日
第１図は本発明の構成を示すブロック図、第２図は本発
明の一実施例の構成を示した回路図である。 １・・・要求元データ処理装置、２・・・第１の制御回
路、３・・・第１のレジスタ、４・・・第１のデータ変
換回路、５・・・データバッファ、６・・・第２の制御
回路、７・・・第２のレジスタ、８・・・第２のデータ
変換回路、９・・・データチェック回路、１０・・・エ
ラー検出回路、１１・・・リクエスト信号、１２・・・
制御信号、１６・・・制御信号、１４・・・データ信号
、１５・・・データ信号、１６・・−データ信号。 １７・・・制御信号、１８・・・制御信号、１９・・・
データ信号、２０・・・制御信号、２１・・・エラー報
告信信 カウンタ、２０３・・・データレジスタ、２０４・・・
ＸＯＲ回ｍ（排他的論理和回路）、２０５・・・データ
バッファ、２０６・・・第２のカウンタ、２ｏ７・・・
ＸＯＲ回路（排他的論理和回路）、２０８・・・パリテ
ィチェック回路、２０９・・・リクエスト受付回路、１
０１・・・リクエスト信号、１０２・・・制御信号、１
０３・・・制御信号。 １０４・・・ライトアドレス信号、１０５・・・リード
アドレス信号、１０６・・・制御信号、１０７・・・リ
クエスト受付信号、１０８・・・データ信号、１０９・
・・データ信号、１１０・・・パリティビット信号、１
１１・・・パリティビット信号、１１２・・・データ信
号、１１５・・・パリティビット信号、１１４・・・パ
リティビット信号。 １１５・・・エラー報告信号。
明の一実施例の構成を示した回路図である。 １・・・要求元データ処理装置、２・・・第１の制御回
路、３・・・第１のレジスタ、４・・・第１のデータ変
換回路、５・・・データバッファ、６・・・第２の制御
回路、７・・・第２のレジスタ、８・・・第２のデータ
変換回路、９・・・データチェック回路、１０・・・エ
ラー検出回路、１１・・・リクエスト信号、１２・・・
制御信号、１６・・・制御信号、１４・・・データ信号
、１５・・・データ信号、１６・・−データ信号。 １７・・・制御信号、１８・・・制御信号、１９・・・
データ信号、２０・・・制御信号、２１・・・エラー報
告信信 カウンタ、２０３・・・データレジスタ、２０４・・・
ＸＯＲ回ｍ（排他的論理和回路）、２０５・・・データ
バッファ、２０６・・・第２のカウンタ、２ｏ７・・・
ＸＯＲ回路（排他的論理和回路）、２０８・・・パリテ
ィチェック回路、２０９・・・リクエスト受付回路、１
０１・・・リクエスト信号、１０２・・・制御信号、１
０３・・・制御信号。 １０４・・・ライトアドレス信号、１０５・・・リード
アドレス信号、１０６・・・制御信号、１０７・・・リ
クエスト受付信号、１０８・・・データ信号、１０９・
・・データ信号、１１０・・・パリティビット信号、１
１１・・・パリティビット信号、１１２・・・データ信
号、１１５・・・パリティビット信号、１１４・・・パ
リティビット信号。 １１５・・・エラー報告信号。
Claims (1)
- １、複数のデータ処理装置を含む情報処理装置において
、各装置間のデータ転送に関して、要求元データ処理装
置からのデータを格納するデータバッファと、書き込み
データの一部を反転させるかどうかの指示を与える第１
のレジスタと、前記要求元データ処理装置からのリクエ
ストに応じ前記第１のレジスタを反転する第１の制御回
路と、前記第１のレジスタにより前記データバッファに
対する書き込みデータの一部を反転させるように指示さ
れているときは前記データバッファに対する書き込みデ
ータの一部を反転させる第１のデータ変換回路と、前記
データバッファからの読出しデータの一部を反転させる
かどうかの指示を与える第２のレジスタと、前記リクエ
ストに対するリクエスト受付信号に応じ前記第２のレジ
スタを反転する第２の制御回路と前記第２のレジスタに
より前記データバッファからの読み出しデータの一部を
反転させるよう指示されているときは前記データバッフ
ァからの読み出しデータの一部を反転させる第２のデー
タ変換回路と、前記第２のデータ変換回路から出力され
るデータに誤りがあるかどうかを検出するデータチェッ
ク回路と、該データチェック回路で前記第２のデータ変
換回路から出力されるデータに誤りが検出されたときに
エラー報告信号を送出するエラー検出回路とを備えてい
ることを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9608685A JPS61255441A (ja) | 1985-05-08 | 1985-05-08 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9608685A JPS61255441A (ja) | 1985-05-08 | 1985-05-08 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61255441A true JPS61255441A (ja) | 1986-11-13 |
Family
ID=14155586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9608685A Pending JPS61255441A (ja) | 1985-05-08 | 1985-05-08 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61255441A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154910A (en) * | 1978-05-29 | 1979-12-06 | Matsushita Electric Works Ltd | Data transmission system |
| JPS5727343A (en) * | 1980-07-28 | 1982-02-13 | Fujitsu Ltd | Data buffer device |
-
1985
- 1985-05-08 JP JP9608685A patent/JPS61255441A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154910A (en) * | 1978-05-29 | 1979-12-06 | Matsushita Electric Works Ltd | Data transmission system |
| JPS5727343A (en) * | 1980-07-28 | 1982-02-13 | Fujitsu Ltd | Data buffer device |
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