JPS61260352A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPS61260352A JPS61260352A JP60104355A JP10435585A JPS61260352A JP S61260352 A JPS61260352 A JP S61260352A JP 60104355 A JP60104355 A JP 60104355A JP 10435585 A JP10435585 A JP 10435585A JP S61260352 A JPS61260352 A JP S61260352A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- clock signal
- bus clock
- output
- oscillator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Multi Processors (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はプラントのプロセス制御等に用いられるマル
チプロセッサシステムに関するものである。
チプロセッサシステムに関するものである。
プロセッサ、記憶装置、入出力装置等の各ユニットをモ
ジュールと言うとき、複数のモジュールが共通のシステ
ムバスに接続されてマルチプロセッサシステムが構成さ
れる。
ジュールと言うとき、複数のモジュールが共通のシステ
ムバスに接続されてマルチプロセッサシステムが構成さ
れる。
第３図は例えば米国Ｉｎｔｅ１社ＭＵＬＴＩＢＵＳ
ＩＩＡＲＣＨＩＴＥＣＴＵＲＥ ＤＡＴＡＢＯＯＫ（１
９８４） Ｋ示された従来のマルチプロセッサシステム
のブロック図である。図において（１ａ）・・・（１ｎ
）はそれぞれマイクロプロセッサであり、（２）ｔ：ｔ
マイクロプロセッサであるが、他のマイクロプロセッサ
（１ａ）・・・（ｉｎ）と異なる点は中央サービスモジ
ュール（３）全内蔵している点である。（４ａ）・・・
（４ｍ）は入出力装置、（５）はシステムバスである。
ＩＩＡＲＣＨＩＴＥＣＴＵＲＥ ＤＡＴＡＢＯＯＫ（１
９８４） Ｋ示された従来のマルチプロセッサシステム
のブロック図である。図において（１ａ）・・・（１ｎ
）はそれぞれマイクロプロセッサであり、（２）ｔ：ｔ
マイクロプロセッサであるが、他のマイクロプロセッサ
（１ａ）・・・（ｉｎ）と異なる点は中央サービスモジ
ュール（３）全内蔵している点である。（４ａ）・・・
（４ｍ）は入出力装置、（５）はシステムバスである。
共通のシステムバスに接続される（１ａ）・・・（ｉｎ
）、（２）、（４ａ）・・・（４ｍ）等のユニットをそ
れぞれモジュールと呼び、モジュールにはプロセッサ、
入出力装置の他に記憶装置其他も含まれるが、このモジ
ュールの中にはマイクロプロセッサのようにバス使用権
の獲得が可能なモジュールと、比較的単純な入出力装置
のようにバス使用権の獲得はしないで、マイクロプロセ
ッサからのデータ転送要求を受けてそのマイクロプロセ
ッサが使用しているバスを経て応答を返すモジュールと
があシ、前者をＲＥＱＵＥＳＴＩＮＧＡＧＥＮＴ 、
後者ｔ−ＲＥＰＬＹＩＮＧ ＡＧＥＮＴという。
）、（２）、（４ａ）・・・（４ｍ）等のユニットをそ
れぞれモジュールと呼び、モジュールにはプロセッサ、
入出力装置の他に記憶装置其他も含まれるが、このモジ
ュールの中にはマイクロプロセッサのようにバス使用権
の獲得が可能なモジュールと、比較的単純な入出力装置
のようにバス使用権の獲得はしないで、マイクロプロセ
ッサからのデータ転送要求を受けてそのマイクロプロセ
ッサが使用しているバスを経て応答を返すモジュールと
があシ、前者をＲＥＱＵＥＳＴＩＮＧＡＧＥＮＴ 、
後者ｔ−ＲＥＰＬＹＩＮＧ ＡＧＥＮＴという。
第３図において（１ａ）・・・（ｉｎ）、（２） は
一般的に言えばＲＥＱＵＥＳＴＩＮＧ ＡＧＥＮＴであ
り、（４ａ ）・（４ｍ ）はＲＥＰＬＹＩＮＧ ＡＧ
ＥＮＴであるが以下の説明ではそれぞれマイクロプロセ
ッサ及び入出力装置として説明する。システムバス（５
）ハアドレスバス、・データバス及び制御信号１ｆｓを
含む。制御信号線の中には各モジュールにおいて共通に
用いられるシステムクロック（この明細書ではバスクロ
ック信号という）を伝送するバスクロック信号線が含ま
れる。
一般的に言えばＲＥＱＵＥＳＴＩＮＧ ＡＧＥＮＴであ
り、（４ａ ）・（４ｍ ）はＲＥＰＬＹＩＮＧ ＡＧ
ＥＮＴであるが以下の説明ではそれぞれマイクロプロセ
ッサ及び入出力装置として説明する。システムバス（５
）ハアドレスバス、・データバス及び制御信号１ｆｓを
含む。制御信号線の中には各モジュールにおいて共通に
用いられるシステムクロック（この明細書ではバスクロ
ック信号という）を伝送するバスクロック信号線が含ま
れる。
次に動作について説明する。
システムバス（５）上の転送動作は基本的にはＡｒｂｉ
ｔｒａｔｉｏｎ Ｃｙｃｌｅと呼ばれるバス裁定サイク
ルと、Ｔｒａｎｓｆｅｒ Ｃｙｃｌｅ と呼ばれる転
送サイクルからなる。
ｔｒａｔｉｏｎ Ｃｙｃｌｅと呼ばれるバス裁定サイク
ルと、Ｔｒａｎｓｆｅｒ Ｃｙｃｌｅ と呼ばれる転
送サイクルからなる。
バス使用の必要性が生じたマイクロプロセッサ（マイク
ロプロセッサ（１ａ）とする）はシステムバス（５）上
にバス使用要求信号と自身の識別番号を出力する。これ
らの信号は各マイクロプロセッサ（１ａ）・・・（ｉｎ
）、（２）内それぞれ内蔵されているバス裁定回路によ
り識別され、その時点で最も優先度の高いマイクロプロ
セッサがバスの使用権を獲得するように制御される。こ
れを並列裁定動作と言い、この並列裁定動作によって裁
定サイクルが実行される。
ロプロセッサ（１ａ）とする）はシステムバス（５）上
にバス使用要求信号と自身の識別番号を出力する。これ
らの信号は各マイクロプロセッサ（１ａ）・・・（ｉｎ
）、（２）内それぞれ内蔵されているバス裁定回路によ
り識別され、その時点で最も優先度の高いマイクロプロ
セッサがバスの使用権を獲得するように制御される。こ
れを並列裁定動作と言い、この並列裁定動作によって裁
定サイクルが実行される。
この裁定サイクルが終了すると、バス使用権を獲得した
マイクロプロセッサ（マイクロプロセッサ（１ａ）とす
る）から特定のＲＥＰＬＹＩＮＧ ＡＧＥＮＴ（九とえ
は入出力装置（４ａ）とする）Ｋ対しアドレス、データ
、入力であるか出力であるかを指示すルコマンド等の必
要信号をシステムバス１５１ 上Ｋ 出力し、これに対
し入出力装置（４ａ）が応答するという形で転送サイク
ルが実行される。
マイクロプロセッサ（マイクロプロセッサ（１ａ）とす
る）から特定のＲＥＰＬＹＩＮＧ ＡＧＥＮＴ（九とえ
は入出力装置（４ａ）とする）Ｋ対しアドレス、データ
、入力であるか出力であるかを指示すルコマンド等の必
要信号をシステムバス１５１ 上Ｋ 出力し、これに対
し入出力装置（４ａ）が応答するという形で転送サイク
ルが実行される。
これらのサイクルの実行には中央サービスモジュール（
３）からシステムバス（５）上に出力されるバスクロッ
ク信号をシステムクロックとして動作する。
３）からシステムバス（５）上に出力されるバスクロッ
ク信号をシステムクロックとして動作する。
従来のマルチプロセッサシステムは上述のように構成さ
れており、各プロセッサにはバス裁定回路が内蔵されて
おり、並列裁定が可能であるにもかかわらず、システム
クロックとして用いられるバスクロック信号は中央サー
ビスモジュール（３）だけで発生されるため、何らかの
原因でこの中央サービスモジュール（３）の部分が故障
するとシステム全体が動作不能に５＋Ｄシステムダウン
が発生するという問題点があった。
れており、各プロセッサにはバス裁定回路が内蔵されて
おり、並列裁定が可能であるにもかかわらず、システム
クロックとして用いられるバスクロック信号は中央サー
ビスモジュール（３）だけで発生されるため、何らかの
原因でこの中央サービスモジュール（３）の部分が故障
するとシステム全体が動作不能に５＋Ｄシステムダウン
が発生するという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、バスクロック信号の事故によってシステムダ
ウンが発生することのなりマルチプロセッサシステムを
得ることを目的としている。
たもので、バスクロック信号の事故によってシステムダ
ウンが発生することのなりマルチプロセッサシステムを
得ることを目的としている。
この発明ではすべてのＲＥ Ｑ Ｕ Ｅ Ｓ Ｔ Ｉ
Ｎ Ｇ ＡＧＥＮＴにバス裁定回路、バスクロック監視
回路及びバスクロック供給回路を設け、バスクロック信
号線上のバスクロックが消失したときは、あらかじめ定
める順位に従ッテ、いずレカＯＲＥＱＵＥＳＴＩＮＧ
（ＪＮＩＴがバスクロック信号線上にバスクロック信号
を供給するようにした。
Ｎ Ｇ ＡＧＥＮＴにバス裁定回路、バスクロック監視
回路及びバスクロック供給回路を設け、バスクロック信
号線上のバスクロックが消失したときは、あらかじめ定
める順位に従ッテ、いずレカＯＲＥＱＵＥＳＴＩＮＧ
（ＪＮＩＴがバスクロック信号線上にバスクロック信号
を供給するようにした。
この発明によるとＲＥＱＵＥＳＴＩＮＧ ＵＮＩＩ”の
うち１つのＵＮＩＴでも正常に動作をしているｆｆｌ、
！ｌｔバスクロック信号の喪失という事故は発生しない
。
うち１つのＵＮＩＴでも正常に動作をしているｆｆｌ、
！ｌｔバスクロック信号の喪失という事故は発生しない
。
以下この発明の実施例を図面について説明する。
第１図はこの発明の一実施例を示すブロック図で、第１
図において第３図と同一符号は同−又は相当部分を示し
、（６ａ）・・・（６（ｎ−１））、 （６ｎ）はそれ
ぞれマイクロプロセッサ（一般的に言えばＲＥＱＵＥＳ
ＴＩＮＧＡＧＥＮＴで、（７ａ） −（７（ｎ−１））
、 （７ｎ） ｉｊそれぞれマイクロプロセッサ（６ａ
）・・・（６（ｎ−１））、（６ｎ）に内蔵されるバス
クロック監視／供給回路である。
図において第３図と同一符号は同−又は相当部分を示し
、（６ａ）・・・（６（ｎ−１））、 （６ｎ）はそれ
ぞれマイクロプロセッサ（一般的に言えばＲＥＱＵＥＳ
ＴＩＮＧＡＧＥＮＴで、（７ａ） −（７（ｎ−１））
、 （７ｎ） ｉｊそれぞれマイクロプロセッサ（６ａ
）・・・（６（ｎ−１））、（６ｎ）に内蔵されるバス
クロック監視／供給回路である。
第２図は第１図のバスクロック監視／供給回路の内部構
成を示すブロック図で、図において（５）はシステムバ
ス、＋８１Ｈバスクロック信号として定められるパルス
周波数のパルス（これがシステムバス上に出力されると
バスクロック信号となる）を出力する発振器、（９）は
バッファゲート、（１０）は設定スイッチ、（１１）は
カウンタ回路、（１２）は比較器、（１３）ｉ！フリッ
プフロップ（以下＆り゛と略記する）、Ｓはそのセット
端子、Ｒはそのリセット端子、Ｑはその出力端子、（１
４）Ｖｉオア回路、（１５）はクロック監視回路、（１
６）はバスクロック信号である。なおオア回路の一方の
入力のＩＮＩＴとして示す信号は初期化の時点において
ＦｌＦ （１３）をリセットしてそのＱ端子の信号を論
理「０」にしバッファゲート（９）において発振器（８
）の出力を阻止するための信号である。
成を示すブロック図で、図において（５）はシステムバ
ス、＋８１Ｈバスクロック信号として定められるパルス
周波数のパルス（これがシステムバス上に出力されると
バスクロック信号となる）を出力する発振器、（９）は
バッファゲート、（１０）は設定スイッチ、（１１）は
カウンタ回路、（１２）は比較器、（１３）ｉ！フリッ
プフロップ（以下＆り゛と略記する）、Ｓはそのセット
端子、Ｒはそのリセット端子、Ｑはその出力端子、（１
４）Ｖｉオア回路、（１５）はクロック監視回路、（１
６）はバスクロック信号である。なおオア回路の一方の
入力のＩＮＩＴとして示す信号は初期化の時点において
ＦｌＦ （１３）をリセットしてそのＱ端子の信号を論
理「０」にしバッファゲート（９）において発振器（８
）の出力を阻止するための信号である。
次に動作について説明する。バスクロック信号の供給以
外の動作は従来のマルチプロセッサシステムと同一であ
るのでその説明を省略する。
外の動作は従来のマルチプロセッサシステムと同一であ
るのでその説明を省略する。
設定スイッチ（１０）には各マイクロプロセッサの識別
番号が設定される。初期状態では信号ＩＮＩＴＫより
ＦｌＦ （１３）がリセットされておりバッフアゲ−）
ｔ９１２＞Ｅ閉鎖さｔＬ テイテ（！” ＯＲＥＱＵＥ
ＳＴＩＮＧ ＵＮＩＴからもバスクロック信号（１６）
Ｖｉ小出力れないのでシステムバス（５）上ではバス
クロック信号が喪失した状態となる。この状態はクロッ
ク監視回収１５）で検出されその時点からカウンタ回路
（１１）の動作を開始するよう制御する。カウンタ回路
（１１）は発振器の出力パルスを計数し、その計数値が
設定スイッチ（ｉｏ ）に設定しである数値と一致した
とき比較器（１２）から信号が出力してＦｌＦをセット
させバッファゲート（９）をオン状態に制御して発振器
（８）の出力をバスクロック信号（１６）としてシステ
ムバス（５）上に送出する。
番号が設定される。初期状態では信号ＩＮＩＴＫより
ＦｌＦ （１３）がリセットされておりバッフアゲ−）
ｔ９１２＞Ｅ閉鎖さｔＬ テイテ（！” ＯＲＥＱＵＥ
ＳＴＩＮＧ ＵＮＩＴからもバスクロック信号（１６）
Ｖｉ小出力れないのでシステムバス（５）上ではバス
クロック信号が喪失した状態となる。この状態はクロッ
ク監視回収１５）で検出されその時点からカウンタ回路
（１１）の動作を開始するよう制御する。カウンタ回路
（１１）は発振器の出力パルスを計数し、その計数値が
設定スイッチ（ｉｏ ）に設定しである数値と一致した
とき比較器（１２）から信号が出力してＦｌＦをセット
させバッファゲート（９）をオン状態に制御して発振器
（８）の出力をバスクロック信号（１６）としてシステ
ムバス（５）上に送出する。
ところで、設定スイッチ（１０）には各マイクロプロセ
ッサの識別番号が設定されており、その数値はそれぞれ
異なるので、最も小さな数値が設定されているマイクロ
プロセッサの比較器（１２）から最初に信号が出てその
マイクロプロセッサのバスクロック信号（１６）がシス
テムバス（５）に供給され、システムバス（５）ヲ介し
て他のプロセッサのクロック監視回路（１５）に入力さ
れ、他のプロセッサのカウンタ回路（１１）の動作を停
止する。したがって、システムバス（５）上には１つの
マイクロプロセッサからだけバスクロック信号（１６）
が出力されることになる。
ッサの識別番号が設定されており、その数値はそれぞれ
異なるので、最も小さな数値が設定されているマイクロ
プロセッサの比較器（１２）から最初に信号が出てその
マイクロプロセッサのバスクロック信号（１６）がシス
テムバス（５）に供給され、システムバス（５）ヲ介し
て他のプロセッサのクロック監視回路（１５）に入力さ
れ、他のプロセッサのカウンタ回路（１１）の動作を停
止する。したがって、システムバス（５）上には１つの
マイクロプロセッサからだけバスクロック信号（１６）
が出力されることになる。
初期化時点以外、今までバスクロック信号（１６）を出
力していたマイクロプロセッサが故障してシステムバス
（７）上のバスクロック信号が喪失した場合の動作も初
期化の時の動作と同様である。
力していたマイクロプロセッサが故障してシステムバス
（７）上のバスクロック信号が喪失した場合の動作も初
期化の時の動作と同様である。
次に何等かの原因でバスクロック信号が複数のマイクロ
プロセッサから出力されて異常状態になった場合の動作
について説明する。異なるマイクロプロセッサからのバ
スクロック信号（１６） ｔ−１同一周波数ではあるが
、一般には同一位相でないので、バスクロック信号が複
数のマイクロプロセッサから出力されシステムバス（５
）上で重畳すると、重畳したパルスのパルス間隔が短縮
された状態になシ、この異常は容易に検出することがで
きる。
プロセッサから出力されて異常状態になった場合の動作
について説明する。異なるマイクロプロセッサからのバ
スクロック信号（１６） ｔ−１同一周波数ではあるが
、一般には同一位相でないので、バスクロック信号が複
数のマイクロプロセッサから出力されシステムバス（５
）上で重畳すると、重畳したパルスのパルス間隔が短縮
された状態になシ、この異常は容易に検出することがで
きる。
この種の異常が検出されると、クロック監視回路（１５
）はオア回路（１４）を介してＦｌＦ （１３）をリセ
ットしバッファゲート＋９１ を閉鎖する。どのプロセ
ッサからも）４スクロツタ信号（１６）が出力されなく
なシ、システムバス（５）上のクロック喪失状態が生じ
、クロック喪失状態の場合と同様の動作で正常状態に復
帰する。
）はオア回路（１４）を介してＦｌＦ （１３）をリセ
ットしバッファゲート＋９１ を閉鎖する。どのプロセ
ッサからも）４スクロツタ信号（１６）が出力されなく
なシ、システムバス（５）上のクロック喪失状態が生じ
、クロック喪失状態の場合と同様の動作で正常状態に復
帰する。
発振器（８）の出力はクロック監視回路（１５）により
監視され、発振器（８）出力異常の場合はＦｌＦ （１
３）がリセットされ、バッファゲート（９）が閉鎖され
る。
監視され、発振器（８）出力異常の場合はＦｌＦ （１
３）がリセットされ、バッファゲート（９）が閉鎖され
る。
なお、この発明はマルチプロセッサシステムだけでなく
、複数の制御回路が共通のパスクロック信号線によシ共
通のシステムクロックを使用する一般の回路に応用する
ことができる。
、複数の制御回路が共通のパスクロック信号線によシ共
通のシステムクロックを使用する一般の回路に応用する
ことができる。
以上のようにこの発明によれば、すべてのＲＥＱＵＥＳ
ＴＮＧ ＡＧＥＮＴに対してバスクロック監視／供給回
路を設けたのでバスクロック信号の喪失のためのシステ
ムダウンの発生を比較的簡単安価な追加回路によって回
避することができる。
ＴＮＧ ＡＧＥＮＴに対してバスクロック監視／供給回
路を設けたのでバスクロック信号の喪失のためのシステ
ムダウンの発生を比較的簡単安価な追加回路によって回
避することができる。
第１図はこの発明の一実施例を示すブロック図、第２図
は第１図のパスクロック監視／供給回路の内部構成を示
すブロック図、第３図は従来のマルチプロセッサシステ
ムを示すブロック図である。 （４ａ） 、 ・（４ｍ） ｔｉそれぞれ入出力装置、
（５）はシステムバス、（６ａ）、 ＋＋＋ （６（ｎ
−１））、 （６ｎ）はそれぞれマイクロプロセッサ、
（７ａ）、・・・（７（ｎ−１））。 （７ｎ）はそれぞれバスクロック監視供給回路、（８）
は発振器、（９）はバッファゲート、（１０）は設定ス
イッチ、（１１） Ｖｉカウンタ回路、（１２）は比較
器、（１３）は＆り゛、（１５）はクロック監視回路、
（１６）はバスクロック信号である。 尚、各図中同一符号は同−又は相当部分を示す。
は第１図のパスクロック監視／供給回路の内部構成を示
すブロック図、第３図は従来のマルチプロセッサシステ
ムを示すブロック図である。 （４ａ） 、 ・（４ｍ） ｔｉそれぞれ入出力装置、
（５）はシステムバス、（６ａ）、 ＋＋＋ （６（ｎ
−１））、 （６ｎ）はそれぞれマイクロプロセッサ、
（７ａ）、・・・（７（ｎ−１））。 （７ｎ）はそれぞれバスクロック監視供給回路、（８）
は発振器、（９）はバッファゲート、（１０）は設定ス
イッチ、（１１） Ｖｉカウンタ回路、（１２）は比較
器、（１３）は＆り゛、（１５）はクロック監視回路、
（１６）はバスクロック信号である。 尚、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 プロセッサ、記憶装置、入出力装置等の各ユニットをモ
ジュールと称するとき、複数のモジュールが共通のシス
テムバスに接続されて構成されるマルチプロセッサシス
テムにおいて、 上記複数のモジュールのうち上記システムバス使用権の
獲得が可能な各モジュールにバスクロック監視／供給回
路を設け、 このバスクロック監視／供給回路にはバスクロック信号
として定められたパルス周波数のパルスを出力する発振
器と、この発振器の出力パルスを上記システムバス内の
バスクロック信号線に接続し又はバスクロック信号線か
ら遮断するバッファゲートと、このバッファゲートを制
御するフリップフロップと、上記バスクロック信号線上
のバスクロック信号を監視し、バスクロック信号の喪失
を検出した時点以後当該モジュールに対して定められた
所定時間内に上記バスクロック信号が回復しない場合上
記フリップフロップをセットし上記発振器の出力パルス
を上記バッファゲートを経て上記バスクロック信号線に
供給する手段と、上記発振器の出力を監視しこの出力の
異常を検出した時は上記フリップフロップをリセットし
上記発振器の出力パルスを上記バッファゲートにより阻
止する手段とを備えたことを特徴とするマルチプロセッ
サシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60104355A JPS61260352A (ja) | 1985-05-14 | 1985-05-14 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60104355A JPS61260352A (ja) | 1985-05-14 | 1985-05-14 | マルチプロセツサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61260352A true JPS61260352A (ja) | 1986-11-18 |
| JPH0529947B2 JPH0529947B2 (ja) | 1993-05-06 |
Family
ID=14378559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60104355A Granted JPS61260352A (ja) | 1985-05-14 | 1985-05-14 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61260352A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5713567A (en) * | 1980-06-27 | 1982-01-23 | Mitsubishi Electric Corp | Multiprocessor system |
-
1985
- 1985-05-14 JP JP60104355A patent/JPS61260352A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5713567A (en) * | 1980-06-27 | 1982-01-23 | Mitsubishi Electric Corp | Multiprocessor system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0529947B2 (ja) | 1993-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5491787A (en) | Fault tolerant digital computer system having two processors which periodically alternate as master and slave | |
| US5021950A (en) | Multiprocessor system with standby function | |
| US4366535A (en) | Modular signal-processing system | |
| US3651480A (en) | Program controlled data processing system | |
| JPS61260352A (ja) | マルチプロセツサシステム | |
| EP0051425A1 (en) | Bus access and priority resolving circuit | |
| JPS63224446A (ja) | 通信システム | |
| JP2744113B2 (ja) | 計算機システム | |
| JP2749994B2 (ja) | 数値制御装置 | |
| JP6992295B2 (ja) | 電子装置 | |
| SU615483A1 (ru) | Вычислительна система | |
| JPH07114521A (ja) | マルチマイクロコンピュータシステム | |
| JP2000347706A (ja) | プラント制御装置 | |
| JPH02206866A (ja) | マルチプロセッサシステムにおけるリセット信号発生装置 | |
| JPS624746B2 (ja) | ||
| JP2022184410A (ja) | 演算装置 | |
| JPS6128146B2 (ja) | ||
| RU1798798C (ru) | Многомашинна вычислительна система | |
| JP2774595B2 (ja) | Ｃｐｕシステムの動作監視装置 | |
| JPH1040217A (ja) | バス監視システム | |
| JPH04284547A (ja) | 異常ｃｐｕ検出回路 | |
| JPS58127254A (ja) | 制御装置のデ−タ検証方式 | |
| JPH04123145A (ja) | マイクロコンピュータ | |
| JPS62162155A (ja) | 情報処理システム | |
| JPH10143393A (ja) | 診断処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |