JPS61262937A

JPS61262937A - 割込要因選択回路

Info

Publication number: JPS61262937A
Application number: JP10404585A
Authority: JP
Inventors: Toru Taniguchi; 徹谷口; Toru Ichiki; 徹市木; Shinichi Tomizawa; 富沢　信一
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-05-17
Filing date: 1985-05-17
Publication date: 1986-11-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕割込要因選択回路であって、多数の割込要因に対してプ
ログラム処理実行上必要な割込みの要因だけを選択し、
各種処理の高速化及びプログラム構成の簡易化を図った
ものである。

〔産業上の利用分野〕

本発明は割込要因選択回路に関する。

割込要因が何種類もある場合、マイクロプロセッサはソ
フトの処理上その中のある特定の種類の割込み要因だけ
を選択する必要がある。

例えば、割込処理を現在行っているときに、それと競合
する割込要因が入って来れば現在の処理を中断せざるを
得す、データの高速処理上好ましくない。

本発明は、必要な割込要因のみを選択できる割込要因選
択回路に関する。

〔従来の技術及び発明が解決しようとする問題点〕

従来の割込要因選択回路は、その代表例として優先レベ
ル制御方式によるものがある。

この優先レベル制御方式は、任意のＩＲＱレヘレベ下は
受は付けない方式である。例えば、第２図に示すように
割込要因優先制御装置１′により割込要因ＩＲＱＩから
Ｉ　ＲＱ３までのいずれが１つは選択されるが、それ以
下のＩＲＱ４からＩ　ＲＱ３までは選択されない。そし
てＴＲＱＩがらＩ　ＲＱ３までのいずれか１つに対し割
込信号ＩＲＱがマイクロプロセッサ（ＭＰＵ）２に送出
される。

従って、従来技術では、多数の割込要因に対しプログラ
ム処理上必要とする割込要因信号だけを選択することが
不可能であるという問題点があった。

更に、これが原因となって各種処理の高速化が困難であ
り、かつプログラム構成が複雑になるという問題点があ
った。

〔問題点を解決するための手段及び作用〕本発明は上記
問題点を解決し、割込要因を任意に選択しかつ各種処理
の高速化を可能にすると共にプログラム構成の簡単化を
図ることを目的とする。

このための手段として、本発明は、従来の割込要因優先
制御装置の代りに、割込要因選択装置を設けその内部に
選択レジスタと選択用ゲートから成る選択回路を設けた
。

従って、ＭＰＵからの選択信号に応して任意に必要な割
込要因を選択できるようになり、高速化も可能となる。

〔実施例〕

以下、本発明を実施例により添付図面を参照して説明す
る。

第１図は、本発明の実施例の構成図である。

本発明に係る割込（ＪＲＱ）要因ｊ’Ａ択回路１１゜１
２・・・１ｎは割込要因選択装置１内に設けられ、各選
択回路の前段には割込要因保持レジスタ１０１゜１０２
・・・１０２が、後段に共通のオアゲート１０がそれぞ
れ接続されている。

また、選択装置１はマイクロプロセッサ（ＭＰＵ　）２
に接続されＭＰＵ２はアドレスデコーダ３を介して選択
装置１に対し割込要因選択信号ＩＲＱ選択１．２・・・
ｎを送出する。

各ＴＲＱ要因選択回路１１．１２・・・１ｎは、それぞ
れＩＲＱ要因選択レジしタＩＬＬ　１２１・・・ｌｎｌ
とナンドゲ−１−１１２，１２２，・・・１ｎ２とから
構成されている。

上記各選択レジスタＩＩＬ　１２１．・・・ｌｎｌは上
記ＭＰＵ２から送出された割込要因選択信号ＩＲＱ選択
１，２・・・ｎによりセントされる。

ナントゲート１１２．１２２．・・・１ｎ２は選択レジ
スタ１１１、１２１．・・・ｌｎｌがセットされた場合
に、割込要因ＩＲＱＩ、２・・・ｎを選択する選択用の
ゲートを形成している。

一方、選択回路１１．１２・・・１ｎの前段に設けられ
た保持レジスタ１０１．１０２・・・１０ｎは入力され
た割込要因ＩＲＱＩ、２・・・ｎを格納し、選択用ゲ一
ト１１２．１２２．・・・１ｎ２へ送出するレジスタで
ある。

以下、上記構成を有する本発明回路の動作を説明する。

ＭＰＵ２が、例えば、割込要因ＩＲＱ１とＩＲＱ　２の
みを選択したい場合、アドレスデコーダ３を介してＩＲ
Ｑ選択１と２を本発明回路１１と１２の選択レジスタ１
１１　と１２１へ送出する。これにより、選択レジスタ
１１１と１２１はセットされた状態となる。

この状態において、割込要因ＩＲＱＩとＩｌ？Ｑ　２が
それぞれの保持レジスタ１０１　と１０２に保持されナ
ントゲート１１２と１２２へ入力される。

選択用ゲートであるナンドゲー）１１２　、１２２から
見ると、各保持レジスタ１０１　と１０２からの入力が
Ｈであり、各選択レジスタ１１１と１２１は上述したよ
うにセットされているのでそれからの入力はＬである。

従って選択用ゲートたるナントゲート１１２と１２２の
出力はＨとなって、割込要因ＩＲＱＩとＩ　ＲＱ２が有
効となる。

このため、割込信号発生ゲートを構成するオアゲート１
０が開いてＩＲＱ信号（割込信号）がＭＰＵ２へ送出さ
れる。

上記の動作により、例えばＭＰＵ２があるデータの処理
を割込要因ＴＲＱＩとＩＲＱ２により行っている場合、
それらと競合する他の割込要因Ｉ　ＲＱ３〜ｎまでが仮
りに入力されたとしても選択せず従来と異なりプログラ
ム処理上必要な割込要因だけを選択できる。

尚、この実施例では割込信号発生ゲートとしてオアゲー
トを、選択用ゲートとしてナントゲートを用いたが、他
の論理回路を用いてもよい。

〔発明の効果〕

上記のとおり、本発明によれば割込要因選択回路をＭ　
Ｐ　Ｕからの割込要因選択信号によりセットされる選択
レジスタと、該選択レジスタがセットされたときに人力
された割込要因を有効にする選択用ゲー！−と、から構
成したので、ＭＰＵがプログラム上必要とする割込要因
のみを選択することが可能となり、各種処理の高速化も
実現されかつプログラム構成も簡単になった。

【図面の簡単な説明】

第１図は本発明の実施例を示す構成図、第２図は従来技
術の説明図である。１・・・割込要因選択装置、２・・・マイクロプロセツサ、３・・・アドレスデコーダ、１１．１２・・・１ｎ−割込要因選択回路、１１１．１
２１・・・１　ｎ　１−割込要因選択レジスタ、１１２
．１２２・・・１ｎ２−選択用ゲート、１０１．１０２
・・・１０　ｎ−割込要因保持レジスタ、１０・・・割
込信号発生ゲート。

Claims

【特許請求の範囲】マイクロプロセッサ（２）からアドレスデコーダ（３）
を介して送出された割込要因選択信号を入力する割込要
因選択装置（１）が設けられ、上記割込要因選択装置内には、各割込要因を保持する複
数個の割込要因保持レジスタ（１０１）と、該保持レジ
スタに対応して上記割込要因選択信号を入力する複数個
の割込要因選択回路（１１〜１ｎ）と、が設けられてい
ると共に、上記各割込要因選択回路（１１〜１ｎ）から
の出力信号に基いて上記マイクロプロセッサに対し割込
信号を送出する共通の割込信号発生ゲート（１０）が設
けられ、更に、上記各割込要因選択回路（１１〜１ｎ）
が上記割込要因選択信号によりセットされる割込要因選
択レジスタ（１１１〜１ｎ１）と、該選択レジスタ（１
１１〜１ｎ１）及び上記割込要因保持レジスタからの入
力に基いて上記割込要因の有効無効を決定する選択用ゲ
ート（１１２〜１ｎ２）と、から構成されていることを
特徴とする割込要因選択回路。