JPS61263181A - 超電導線路の形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は超電導線蕗の形成方法、よりくわしくはコンタ
クトホール部分の形成方法に関するものである。ジョセ
フソン接合を含む超電導集積回路は、ジョセフソン接合
の高速スイッチング特性、低消費電力特性及び超電導線
路の無損失性により、高速信号伝送が可能であり、また
、消費電力が非常に小さいという特徴をもつ。該超電導
集積回路は、ジョセフソン接合と、多層超電導線路から
なる多層構造である。この回路を実現する製造方法とし
ては、信頼性、微細加工性の点ですぐれた、隅等の高融
点金属を材料とし、反応性イオンエツチング技術等を用
いたドライエツチングプロセスが多用される。

該製造方法によれば、超電導集積回路の多層配線間の電
気的接続をとるために層間絶縁層にコンタクトホールを
あける必要がある。回路が高集積化されればされるほど
コンタクトホールの数は多くなり、コンタクト部分の回
路中に占める面積は大きくなる。従ってコンタクト部分
を小さくする事は回路全体の小型化に非常に有効である
。

（従来技術とその問題点） 第３図（ａＸｂ）はコンタクトホール形成法の従来例を
説明するための図である。第３図（ａ）は、超電導線路
の一例を示す平面図であり、（ｂ）は（ａ）のｃｃ’部
分の断面図である。第１及び第２の超電導線路３１．３
２は第１のＳｉＯ絶縁体層３５の上部に例えば反応性イ
オン′エツチング法によりパターン形成される。この時
の線幅はｔ３３７であり、線間の幅はｔ３’　３８、ま
たはｔ４′３９である。続いて第１．及び第２の超電導
線路３１゜３２をおおうように第２のＳｉＯ絶縁体層３
４を形成し、次に第２の超電導線路３２上の第２のＳｉ
Ｏ絶縁体層３４にコンタクトホール３６を例えば反応性
イオンエツチング法により形成する。コンタクトホール
３６の幅はｗ４１である。該コンタクトホール３６の上
部に第３の超電導線路３３を例えば反応性イオンエツチ
ング法によりパターン形成する。前記第１．第２．第３
の超電導線路３１．３２．３３には例えばＮｂを選ぶこ
とができる。前記コンタクトホール３６形成時のエツチ
ング条件は、ＳｉＯのエツチング速度が、Ｎｂのエツチ
ング速度よりも大なるように設定する。

本従来例の形成方法によれば、コンタクトホール３６下
部の第２の超電導線路３２の大きさをコンタクトホール
３６よりも目合わせ寸法ｎだけ大きくする必３５下部に
超電導配線層が存在した場合には、コンタクトホール部
で層間ショートする可能性があるからでる。今、最小寸
法をｔ。とじ、また第１の超電導線路３１と第２の超電
導線路３２との線間幅をコンタクト部でｔ４′、それ以
外でｔ３′　　とした場合、回路の寸法を最小にするた
めにｔ３＝ｔ４′＝ｗ＝ｔｏ、とする事が望ましい。し
かしながら線間幅ｔ３′　は目合わせ寸法ｎだけ最小寸
法ｔ。より大きくなる事になる。集積回路ではこのよう
なコンタクト部分が多数使われなければならず、線間を
最小寸法まで近づける事は困難である。これらの事から
、従来の超電導線路の形成方法では回路小型化に限界が
あった。

（発明の目的） 本発明の目的は前記従来例の問題点を解決し、回路の小
型化を可能とする超電導線路の形成方法を提案する事に
ある。

（発明の構成） 本発明によれば、少なくとも第１の絶縁体の上部に第１
の超電導配線を形成する第１の工程と、前記第１の絶縁
体の上部かつ前記第１の超電導配線以外第２の絶縁体の
エツチングレートより大なる条件のもとで、少なくとも
その一部が前記第１の超電導配線にかかるような適当な
大きさのコンタクトホールをエツチングする第４の工程
とを含む事を特徴とする超電導線路の形成方法が得られ
る。

（発明の作用） 反応性イオンエツチング等のドライエツチングプロセス
においてはウェハー上のエツチングの不均一性や成膜時
の膜厚のバラツキ等によりある程度のオーバーエツチン
グが必要となる。そのため、被エツチング物とその下地
材料とのエツチング速度比が大なる事が重要となる。本
発明において第２の絶縁体及び超電導配線のエツチング
速度が第３の絶縁体のエツチング速度よりも小さくなる
ような条件のもとで、第３の絶縁体にコンタクトホール
をエツチングすれば、もしコンタクトホールが超電導配
線より大きな場合でも、第２の絶縁体でエツチングをと
める事ができる。従ってコンタクト部分での層間ショー
トを防ぐ事ができる。そのため配線の幅をコンタクトの
有無にかかわらず決める事が可能となる。

以下本発明の実施例について図面を用いて説明する。

（実施例１） 第１図（ａ）、　（ｂ）は本発明の第１の実施例を説明
するための図である。第１図（ａ）は第１の実施例の平
面図を示したもので、第１図（ｂ）は第１図（ａ）のＡ
Ａ’　　における断面図である。第１の絶縁体層５、例
えば抵抗加熱蒸着により形成されるＳｉＯ膜、あるいは
スピン塗布及びベーキングにより形成されるシリカフィ
ルム、あるいはバイアススパッタ法により形成されるＳ
ｉＯ膜等の上部に超電導層、例えばＮｂ膜をスパッタ蒸
着法により堆積する。続いてホトレジストを所望のパタ
ーンにパターニングし、該レジストマスクをエツチング
マスクとして、例えば反応性イオンエツチング法により
第１．第２の超電導線路１゜２を形成する。次に、第２
の絶縁体層１０例えば電子ビーム蒸着法により形成され
るＡｌ２Ｏ３膜等を堆積した後、ホトレジストマスクを
除去し、第１．第２の超電導線路１，２の平坦化を行う
。前記第１．第２の超電導線路１，２及び第２の絶縁体
層１０の上部に第３の絶縁体層４、例えば抵抗加熱蒸着
法により形成されるＳｉＯ膜、あるいはスピン塗布及び
ベーキングにより形成されるシリカフィルム、あるいは
バイアススパッタ法により形成されるＳｉＯ膜などを堆
積する。

該第２の絶縁体層４上に、少なくともその一部が前記第
２の超電導線路２にかかるような開口部をもつエツチン
グマスクをホトレジストにより形成し、このエツチング
マスクを通し、第３の絶縁体層を例えば反応性イオンエ
ツチング法によりエツチングしてコンタクトホール６を
形成する。この時のエツチング条件は、第３の絶縁体の
エツチング速度が超電導線路及び第２の絶縁体のエツチ
ング速度より大なるように設定する。続いてエツチング
マスクを除去した後、該第３の絶縁体層４及びコンタク
トホール６の上部に超電導層、例えばＮｂ膜をスパッタ
蒸着法によりコンタクトホール６の深さ以上の膜厚で堆
積し、例えば反応性イオンエツチング法により第３の超
電導線路３を形成する。該第３の超電導線路３と前記第
２の超電導線路２とは前記コンタクトホール６を介して
電気的に接続される。

本発明の形成方法によれば、コンタクトホール６の形成
時に、エツチングの不均一や膜厚のバラツキなどの理由
で、コンタクトホール部分をオーバーエツチングしたと
しても、エツチングは第２の絶縁体層１０でストップさ
れる。従ってもし、第１の絶縁体層５の下部に超電導層
が存在した場合にも、コンタクトホール６部分での層間
ショートなどのエラーが生じる可能性はない。そのため
第１及び第２の超電導線路１，２の線幅ｔ、７及び線間
幅ｔ１′８を、コ幅に目合わせ寸法２ｎを加えたものと
する事が適当である。コンタクトホール６の深さは、第
３の絶縁体層４の膜厚で決まり、第３の超電導線路３の
膜厚を設定する事が容易である。また第１．第２の超電
導線路は、第２の絶縁体層の膜厚を適当に選ぶ事で平坦
下できる。さらに、第１の絶縁体層５の膜厚は薄く選ぶ
事が可能であり、第１．第２の超電導線路１，２のイン
ダクタンスを低くする事ができる。この事は回路の高速
化にもつながる。

（実施例２） 第２図（ａ）、　（ｂ）は、本発明の第２の実施例を説
明するための図である。第２図（ａ）は第２の実施例の
平面図を示したもので、第２図（ｂ）は第２図（ａ）の
ＢＢ’　　における断面図である。第１の絶縁体層１５
、例えば抵抗加熱蒸着により形成されるＳｉＯ膜、ある
いはスピン塗布及びベーキングにより形成されるシリカ
フィルム、あるいはバイアススパッタ法により形成され
る５ｉ０２膜等の上部に超電導層、例えばＮｂ膜をスパ
ッタ蒸着法により堆積する。続いてホトレジストを所望
のパターンにパターニングし、該レジス続いて第２の絶
縁体層１６、例えば電子ビーム蒸着法により形成される
Ａ１□０３膜等を堆積した後、ホトレジストマスクを除
去し、第１．第２の超電導線路１１゜、１２の平坦化を
行う。前記第１．第２の超電導線路１１゜工２及び第２
の絶縁体層１６の上部に第３の絶縁体層４例えば抵抗加
熱蒸着法により形成されるＳｉＯ膜あるいはスピン塗布
及びベーキングにより形成されるシリカフィルム、ある
いはバイアススパッタ法により形成されるＳｉＯ膜など
を堆積する。該第２の絶縁体層１４上に、少なくともそ
の一部が前記第２の超電導線路１２にかかるような開口
部をもつエツチングマスクをホトレジストにより形成し
、このエッチングマスクを通し、第３の絶縁体層１４を
例えば反応性イオンエツチング法によりエツチングして
コンタクトホール１７を形成する。この時のエツチング
条件は、第３の絶縁体のエツチング速度が、超電導線路
及び第２の絶縁体のエツチング速度より大なるように設
定する。続いてエツチングマスクを除去した後、該第３
の絶縁体層１４及びコンタクトホール１７の上部に超電
導層、例えばＮｂ膜をスパッタ蒸着ホール１７を介して
電気的に接続される。

本発明の形成方法によれば、コンタクトホール１７の形
成時に、エツチングの不均一や膜厚のバラツキなどの理
由で、コンタクトホール部分をオーバーエツチング行な
ったとしても、エツチングは第２の絶縁体層１６でスト
ップされる。従ってもし、第１の絶縁体層１５の下部に
超電導層が存在した場合にも、コンタクトホール１７部
分での層間ショートなどのエラーが生じる可能性はない
。そのため第１及び第２の超電導線路１１．１２の線幅
ｔ１１８、及び線間幅ｔ、’　１９を、コンタクトホー
ルの有無にかかわりなく最小寸法ちと選ぶことができ、
回路の小型化がはかれる。この時コンタクトホールの幅
は、第２の超電導線路の線幅に目合わせ寸法２ｎを加え
たものとする事が適当である。コンタクトホール１７の
深さは、第３の絶縁体層１４の膜厚で決まり、第３の超
電導線路１３の膜厚を設定する事が容易である。また第
１．第２の超電導線路は、第２及び第４の絶縁体層の膜
厚を適当に選ぶことで平坦下できる。さらに、第１の絶
縁体層１５の膜厚は薄く選ぶ事が可能であり、第１．第
２の超電導線路１１．１２のインダクタンス導線路の線
幅及び線間を、コンタクトホールの有無にかかわらず、
最小寸法とすることができ、回路を大幅に小型化するこ
とが可能である。またコンタクトホールの最大深さが確
定され、上部線路の膜厚を設定する事が容易である。さ
らに第２の、及び第４の絶縁体の膜厚を選ぶことにより
超電導配線の平坦化がはかれる。

【図面の簡単な説明】

第１図、第２図は本発明の詳細な説明するための図で、
第１図（ａ）は第１の実施例の平面図、第１図（ｂ）は
第１の実施例の断面図である。第２図（ａ）は第２の実
施例の平面図、第２図（ｂ）は第２の実施例の断面図で
ある。第３図は本発明の詳細な説明するための図で、第
３図（ａ）は従来例の平面図、第３図（ｂ）は従来例の
断面図である。 ′　　それぞれの図において、１．１１．３１・・・第
１の超電導線路、２，１２．３２・・・第２の超電導線
路、３．１３．３３・・・第３の超電導線路、５．１５
．３５９．第１の絶縁体層、１０．１６．３４・・・第
２の絶縁体層、４，１４・・・第３の絶縁体層、２１・
・・第４の絶縁体層、６．１７．３６・・・コンタクト
ホール、７．１８．３８・・・超電導線路の線幅、８．
１９．３８．３９・・・超電導線路間の幅、９．２０．
４０・・・目合わせ寸法、４１・・・コンタクトホール
の幅を示す。 第１図 （ｂ） ′５　Ｚ　図 第　３　図 ＜ｂ）

Claims (1)

【特許請求の範囲】
1. 少なくとも第１の絶縁体の上部に第１の超電導配線を形
   成する第１の工程と、前記第１の絶縁体の上部かつ前記
   第１の超電導配線以外の部分に第２の絶縁体を堆積する
   第２の工程と、前記第１の超電導配線と前記第２の絶縁
   体の上部に第３の絶縁体を形成する第３の工程と、該第
   ３の絶縁体のエッチング速度が、前記第１の超伝導配線
   及び第２の絶縁体のエッチング速度より大なる条件のも
   とで、少なくともその一部が前記第１の超伝導配線にか
   かるような適当な大きさのコンタクトホールをエッチン
   グする第４の工程とを含む事を特徴とする超電導線路の
   形成方法。