JPS61263308A - Ｍｉｓ回路装置 - Google Patents
Ｍｉｓ回路装置Info
- Publication number
- JPS61263308A JPS61263308A JP60105515A JP10551585A JPS61263308A JP S61263308 A JPS61263308 A JP S61263308A JP 60105515 A JP60105515 A JP 60105515A JP 10551585 A JP10551585 A JP 10551585A JP S61263308 A JPS61263308 A JP S61263308A
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- JP
- Japan
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- circuit
- output
- stage
- bistable circuit
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000004913 activation Effects 0.000 claims abstract description 10
- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 239000003595 mist Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＩＳトランジスタを用いて構成される双安定
回路を含むＭＩＳ回路装置に関する。
回路を含むＭＩＳ回路装置に関する。
従来、双安定回路においては、二つの結合回路は直流結
合であって、安定状態は二つある。一方の安定状態を定
める入力が与えられると、次に他方の安定状態を定める
入力が与えられるまでその状態を保持する。二つの安定
状態をそれぞれ２進情報０，１に対応させることができ
る。この故Ｋ。
合であって、安定状態は二つある。一方の安定状態を定
める入力が与えられると、次に他方の安定状態を定める
入力が与えられるまでその状態を保持する。二つの安定
状態をそれぞれ２進情報０，１に対応させることができ
る。この故Ｋ。
ティジタル量を扱う回路に双安定回路が多く用いられる
ようになってきた。
ようになってきた。
双安定回路を含むＭＩＳ回路装置において、双安定回路
の入力がこの双安定回路を活性化する場合、この入力が
入いるタイミングによってこの双安定回路の出力が、中
間電位点に留シ、この双安定回路の次段の回路に誤動作
を引起すという欠点がある。
の入力がこの双安定回路を活性化する場合、この入力が
入いるタイミングによってこの双安定回路の出力が、中
間電位点に留シ、この双安定回路の次段の回路に誤動作
を引起すという欠点がある。
本発明の目的は、双安定回路の人力か、とのＭＩｓ双安
定回路を活性化する信号に対して、非同期に入力される
場合においても、このＭＩＳ双安定回路の次段に誤動作
を引起させないＭ’Ｉ８回路装置を提供することにある
。
定回路を活性化する信号に対して、非同期に入力される
場合においても、このＭＩＳ双安定回路の次段に誤動作
を引起させないＭ’Ｉ８回路装置を提供することにある
。
本発明のＭＩＳ回路回路装置及１双安定ンバータと、該
インバータの入力端と第１の電位供給端との間にソース
とドレインが接続され前記双安定回路の第１の出力端に
ゲートが接続する第１のＭＩＳトランジスタと、前記イ
ンバータの入力端と第２の電位供給端との間にソースと
ドレインとが接続され前記双安定回路の第２の出力端に
ゲートが接続する第２０Ｍ工Ｓトランジスタと、前記双
安定回路の第２の出力端にドレイン（またはソース）が
接続され前記インバータの出力端にゲートが接続される
第３のＭＩＳトランジスタと、該第３のＭＩＳトランジ
スタのソース（またはドレイン）と前記第１の電位供給
端との間にドレインとソースとが接続されゲートが次段
の回路の活性化信号入力端に接続する第４のＭＩＳトラ
ンジスタを含んで構成される。
インバータの入力端と第１の電位供給端との間にソース
とドレインが接続され前記双安定回路の第１の出力端に
ゲートが接続する第１のＭＩＳトランジスタと、前記イ
ンバータの入力端と第２の電位供給端との間にソースと
ドレインとが接続され前記双安定回路の第２の出力端に
ゲートが接続する第２０Ｍ工Ｓトランジスタと、前記双
安定回路の第２の出力端にドレイン（またはソース）が
接続され前記インバータの出力端にゲートが接続される
第３のＭＩＳトランジスタと、該第３のＭＩＳトランジ
スタのソース（またはドレイン）と前記第１の電位供給
端との間にドレインとソースとが接続されゲートが次段
の回路の活性化信号入力端に接続する第４のＭＩＳトラ
ンジスタを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の回路図である。
この実施例は、双安定回路１と、インバータエＮＶと、
このインバータＩＮＶの入力端（節点Ｎ）と第１の電位
供給端Ｖｓｓとの間にソースとドレインが接続され双安
定回路１の第１の出方端ＯＵＴ。
このインバータＩＮＶの入力端（節点Ｎ）と第１の電位
供給端Ｖｓｓとの間にソースとドレインが接続され双安
定回路１の第１の出方端ＯＵＴ。
にゲートが接続する第１のＭ工ＳトランジスタＱｔと、
インバータＩＮＶの入力端と第２の電位供給端ＶＤＤと
の間にソースとドレインとが接続され双安定回路ｌの第
２の出力端ＯＵＴ，にゲートが接続する第２のＭＩＳト
ランジスタＱ！と、双安定回路１の第２の出力端ＯＵＴ
，にドレイン（またはソース）が接続されインバータＩ
ＮＶの出力端にゲートが接続される第３のＭＩＳトラン
ジスタＱ，と、この第３のＭＩＳトランジスタＱ３のソ
ース（またはドレイン）と第１の電位供給端Ｖｓｓとの
間にドレインとソースとが接続されゲートが次段の回路
２の活性化信号ｐ雪の入力端に接続する第４のＭ工Ｓト
ランジスタＱ４とを含んで構成される。
インバータＩＮＶの入力端と第２の電位供給端ＶＤＤと
の間にソースとドレインとが接続され双安定回路ｌの第
２の出力端ＯＵＴ，にゲートが接続する第２のＭＩＳト
ランジスタＱ！と、双安定回路１の第２の出力端ＯＵＴ
，にドレイン（またはソース）が接続されインバータＩ
ＮＶの出力端にゲートが接続される第３のＭＩＳトラン
ジスタＱ，と、この第３のＭＩＳトランジスタＱ３のソ
ース（またはドレイン）と第１の電位供給端Ｖｓｓとの
間にドレインとソースとが接続されゲートが次段の回路
２の活性化信号ｐ雪の入力端に接続する第４のＭ工Ｓト
ランジスタＱ４とを含んで構成される。
尚、次段の回路２として，この実施例では双安定回路を
用いたか、これは双安定回路に限定されす、ラッチ回路
インバータ、フリップフロップ等り の回路であっても良い。
用いたか、これは双安定回路に限定されす、ラッチ回路
インバータ、フリップフロップ等り の回路であっても良い。
次に、この実施例の動作について説明する。
第２図は第１図に示す実施例の動作時における信号のタ
イミング図である。
イミング図である。
Ｆｌは双安定回路１の活性化信号，Ｆ２は次段の回路２
の活性化信号，Ａ，Ｂ，Ｃはデータ信号であって、信号
Ａは活性化信号Ｆ１とは非同期に入力される。信号Ｂと
Ｃとは互いに反転か、またはどちらも共に論理１０１の
信号である。この実施例では、互いに反転関係の信号と
した。
の活性化信号，Ａ，Ｂ，Ｃはデータ信号であって、信号
Ａは活性化信号Ｆ１とは非同期に入力される。信号Ｂと
Ｃとは互いに反転か、またはどちらも共に論理１０１の
信号である。この実施例では、互いに反転関係の信号と
した。
第２図に示すように，活性化信号ＦＩ＋データ信号Ａ，
Ｂ，Ｃが入力されると、双安定回路１の出力端ＯＵＴ，
、ＯＵＴ．における出力信号は高レベルと低レベルの中
間の電位点となる。このように、双安定回路１の出力が
中間電位点に留る状態であっても、出力端２の中間電位
を節点Ｎに対して、Ｎチャネル型ＭＩＳト５ンジスタＱ
．がレベルシフトを行い、次段の回路２が活性状態とな
る時、次段の回路２を活性化させる信号Ｆ，と節点Ｎを
入力とするインバータＩＮＶの出力によシ、Ｎチャネル
型ＭＩＳトランジスタＱ３とＱ４がそれぞれ導通状態に
なシ、双安定回路１の第２の出力端ＯＵＴ，の電位をＶ
ｓｓに引き下げる。次段の回路２には出力端ＯＵＴ，と
節点Ｎが接続されておシ、次段の回路２Ｆｉｉ１４動作
を起さない。
Ｂ，Ｃが入力されると、双安定回路１の出力端ＯＵＴ，
、ＯＵＴ．における出力信号は高レベルと低レベルの中
間の電位点となる。このように、双安定回路１の出力が
中間電位点に留る状態であっても、出力端２の中間電位
を節点Ｎに対して、Ｎチャネル型ＭＩＳト５ンジスタＱ
．がレベルシフトを行い、次段の回路２が活性状態とな
る時、次段の回路２を活性化させる信号Ｆ，と節点Ｎを
入力とするインバータＩＮＶの出力によシ、Ｎチャネル
型ＭＩＳトランジスタＱ３とＱ４がそれぞれ導通状態に
なシ、双安定回路１の第２の出力端ＯＵＴ，の電位をＶ
ｓｓに引き下げる。次段の回路２には出力端ＯＵＴ，と
節点Ｎが接続されておシ、次段の回路２Ｆｉｉ１４動作
を起さない。
以上説明したように１本発明によれば、双安定回路の人
力が、この双安定回路を活性化する信号に対して非同期
に入力される場合においても、この双安定回路の次段の
回路ＫＴｈ動作を引起さない双安定回路を含んだＭＩＳ
回路装置が得られる。
力が、この双安定回路を活性化する信号に対して非同期
に入力される場合においても、この双安定回路の次段の
回路ＫＴｈ動作を引起さない双安定回路を含んだＭＩＳ
回路装置が得られる。
８１図は本発明の一実施例を示す回路図、第２図は第１
図に示す実施例の動作時における信号のタイミング図で
ある。 １・・・・・・双安定回路、２・・・・・・次段の回路
、Ａ、Ｂ。 Ｃ・・・・・・データ信号ｓＦ’１ｍＦ！・・・・・・
活性化信号、ＩＮＶ・・・・・・インバータ、Ｎ・・・
・・・節点、ＯＵＴ、、ＯＵＴ。 ・・・・・・双安定回路の出力端％Ｑ１〜Ｑ４・・・・
・・ＭＩＳトランジスタ。 東１図 Ｆ２：■−−寸一 軒図
図に示す実施例の動作時における信号のタイミング図で
ある。 １・・・・・・双安定回路、２・・・・・・次段の回路
、Ａ、Ｂ。 Ｃ・・・・・・データ信号ｓＦ’１ｍＦ！・・・・・・
活性化信号、ＩＮＶ・・・・・・インバータ、Ｎ・・・
・・・節点、ＯＵＴ、、ＯＵＴ。 ・・・・・・双安定回路の出力端％Ｑ１〜Ｑ４・・・・
・・ＭＩＳトランジスタ。 東１図 Ｆ２：■−−寸一 軒図
Claims (1)
- 双安定回路と、インバータと、該インバータの入力端と
第１の電位供給端との間にソースとドレインが接続され
前記双安定回路の第１の出力端にゲートが接続する第１
のＭＩＳトランジスタと、前記インバータの入力端と第
２の電位供給端との間にソースとドレインとが接続され
前記双安定回路の第２の出力端にゲートが接続する第２
のＭＩＳトランジスタと、前記双安定回路の第２の出力
端にドレイン（またはソース）が接続され前記インバー
タの出力端にゲートが接続される第３のＭＩＳトランジ
スタと、該第３のＭＩＳトランジスタのソース（または
ドレイン）と前記第１の電位供給端との間にドレインと
ソースとが接続されゲートが次段の回路の活性化信号入
力端に接続する第４のＭＩＳトランジスタを含むことを
特徴とするＭＩＳ回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60105515A JPS61263308A (ja) | 1985-05-17 | 1985-05-17 | Ｍｉｓ回路装置 |
| US06/864,652 US4771187A (en) | 1985-05-17 | 1986-05-19 | Bistable circuit |
| DE86106808T DE3689291D1 (de) | 1985-05-17 | 1986-05-20 | Bistabile Schaltung. |
| EP86106808A EP0203491B1 (en) | 1985-05-17 | 1986-05-20 | Bistable circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60105515A JPS61263308A (ja) | 1985-05-17 | 1985-05-17 | Ｍｉｓ回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61263308A true JPS61263308A (ja) | 1986-11-21 |
| JPH0368567B2 JPH0368567B2 (ja) | 1991-10-29 |
Family
ID=14409735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60105515A Granted JPS61263308A (ja) | 1985-05-17 | 1985-05-17 | Ｍｉｓ回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61263308A (ja) |
-
1985
- 1985-05-17 JP JP60105515A patent/JPS61263308A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0368567B2 (ja) | 1991-10-29 |
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