JPS61264269A - 試験機能付電子回路 - Google Patents
試験機能付電子回路Info
- Publication number
- JPS61264269A JPS61264269A JP60105134A JP10513485A JPS61264269A JP S61264269 A JPS61264269 A JP S61264269A JP 60105134 A JP60105134 A JP 60105134A JP 10513485 A JP10513485 A JP 10513485A JP S61264269 A JPS61264269 A JP S61264269A
- Authority
- JP
- Japan
- Prior art keywords
- test
- input
- circuit
- vswl
- vswh
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電子回路特に集積回路におけるテスト端子の
３値入力化による試験機能付電子回路に関するものであ
る。
３値入力化による試験機能付電子回路に関するものであ
る。
従来の技術
従来の試験機能付電子回路例を第２図に示す。
テスト端子は１ピンで、２値入力である。第２図でＴＥ
ＳＴ＝“Ｌ ”のとき、通常使用モートチ、回路ブロッ
クＢで作られた通常信号出力が回路ブロック人に入力さ
れ、その出力が入力信号切換えゲート７の通常使用する
経路から出力される。テスト端子からＨ”′の信号が入
力されると、テストラインもＩｆ Ｈｌ）となり、切換
ゲート７により回路ブロックＢの通常信号出力を入力阻
止し、テストに便利なテスト信号が回路ブロック人に割
り込み入力可能とし、また、出力信号切換ゲート８によ
り回路ブロック人のテストに便利なテスト出力を出力可
能としている。第２図の場合、テストモードは設定でき
るが、回路ブロックＡ、Ｂが順序回路を含む場合、初期
状態を簡単なテストシーケンスにより設定することはで
きない。
ＳＴ＝“Ｌ ”のとき、通常使用モートチ、回路ブロッ
クＢで作られた通常信号出力が回路ブロック人に入力さ
れ、その出力が入力信号切換えゲート７の通常使用する
経路から出力される。テスト端子からＨ”′の信号が入
力されると、テストラインもＩｆ Ｈｌ）となり、切換
ゲート７により回路ブロックＢの通常信号出力を入力阻
止し、テストに便利なテスト信号が回路ブロック人に割
り込み入力可能とし、また、出力信号切換ゲート８によ
り回路ブロック人のテストに便利なテスト出力を出力可
能としている。第２図の場合、テストモードは設定でき
るが、回路ブロックＡ、Ｂが順序回路を含む場合、初期
状態を簡単なテストシーケンスにより設定することはで
きない。
従来の第２の試験機能付電子回路例を第３図に示す。こ
の場合、テスト端子は２ピンで、ともにム ２値入力である。テスト端−Ｆｆｄ第１の例のテスト端
子と同じ働きをする。
の場合、テスト端子は２ピンで、ともにム ２値入力である。テスト端−Ｆｆｄ第１の例のテスト端
子と同じ働きをする。
テスト端子Ｂは、フリップ・フロップ等の一時記憶回路
をリセットするリセット信号入力端子である。リセット
信号を１度＋（Ｈ′′にすると、順序回路の初期状態が
設定される。
をリセットするリセット信号入力端子である。リセット
信号を１度＋（Ｈ′′にすると、順序回路の初期状態が
設定される。
発明が解決しようとする問題点
第２図に示す従来の第１の電子回路では、複雑な順序回
路を含む集積回路の場合、初期状態を簡単には設定でき
ないので、テスト効率が悪い。
路を含む集積回路の場合、初期状態を簡単には設定でき
ないので、テスト効率が悪い。
また％第３図に示す従来の第２の電子回路では。
順序回路の初期状態を単一のリセット信号で設定できる
ので、テスト効率はよい。しかし、テスト用に外部端子
の２ピン使用しなければならない欠点がある。
ので、テスト効率はよい。しかし、テスト用に外部端子
の２ピン使用しなければならない欠点がある。
本発明の目的は、１ビンのテスト端子で、効率よくテス
トできるテスト端子の３値入力化による試験機能付電子
回路を提供することにある。
トできるテスト端子の３値入力化による試験機能付電子
回路を提供することにある。
問題点を解決するための手段
この問題点を解決するために本発明は、テスト端子を３
値入力にし、第１の入力状態を通常使用モードとし、第
２の入力状態をテストモードにし、第３の入力状態を内
部ロジック回路のリセット信号として選択可能な試験機
能付電子回路である。
値入力にし、第１の入力状態を通常使用モードとし、第
２の入力状態をテストモードにし、第３の入力状態を内
部ロジック回路のリセット信号として選択可能な試験機
能付電子回路である。
作用
この構成により、１ピンのテスト端子で集積回路を効率
よくテストできるだめ、集積回路のコスト低減、テスト
効率の向上、信頼性の向上が可能となる。
よくテストできるだめ、集積回路のコスト低減、テスト
効率の向上、信頼性の向上が可能となる。
実施例
第１図は５本発明の実施例回路構成を示す。第１図でテ
スト端子に接続されるインバータ群１゜２を有するテス
トラインのスイッチング電圧をｖＡＷＬ、とし、ＭＯＳ
）ランジスタ２．〜Ｅ３で構成したレベルシフト回路と
インバータ群３．４とでなる回路を有するリセットライ
ンのスイッチング電圧をｖｓｗ□とする。但しｖｓ□と
ｖｓＷＬの間には、 Ｖ、□〉ｖｉＳＷＬ な冬関係がある。第１図のテスト端子に入力電圧Ｙｉが
入力された場合をみると、 ｖｉ＜ｖ８ＷＬ（ｖｉ＝”Ｌ”）ノトキテストライン＝
ｌＩ Ｌ Ｉ？、リセットライン、、、ｔｔ Ｌ、 ＋
１ｖｓｗ１．＜ｖ□＜ｖ８ｗＨ（ｖ工＝ゞ゛Ｍ″）ノト
キテストライン＝ｊｅ Ｈ＋７．リセットライン＝１１
Ｌ ” ｖｉ＞ ｖＳＩＦＩ （Ｖｉ＝”Ｈ” ） ＋７）トキ
テス） ライン＝“Ｈ″′、リセットライｙ ＝１１
Ｈ’νとなる。Ｖｉ＝ｌｔ Ｌ ＋９のときは通常使用
モードである。Ｖ１＝” Ｍ ”のとき、テストライン
＝ ｔｔ Ｈｌ？となり、入力信号切換えゲート７によ
り回路ブロックＢの通常信号出力によらず、テスト用の
信号を回路ブロックＡ割シ込み入力できる。またこのと
き、出力信号切換えゲート８によりテスト用出力信号と
してテストに便利なテスト出力を選択できる。Ｖｉ＝＝
”Ｈ”のときは、リセットライン＝Ｉｔ Ｈ１１となり
、回路ブロックＡ、Ｂ内の順序回路の初期状態を設定で
きる。
スト端子に接続されるインバータ群１゜２を有するテス
トラインのスイッチング電圧をｖＡＷＬ、とし、ＭＯＳ
）ランジスタ２．〜Ｅ３で構成したレベルシフト回路と
インバータ群３．４とでなる回路を有するリセットライ
ンのスイッチング電圧をｖｓｗ□とする。但しｖｓ□と
ｖｓＷＬの間には、 Ｖ、□〉ｖｉＳＷＬ な冬関係がある。第１図のテスト端子に入力電圧Ｙｉが
入力された場合をみると、 ｖｉ＜ｖ８ＷＬ（ｖｉ＝”Ｌ”）ノトキテストライン＝
ｌＩ Ｌ Ｉ？、リセットライン、、、ｔｔ Ｌ、 ＋
１ｖｓｗ１．＜ｖ□＜ｖ８ｗＨ（ｖ工＝ゞ゛Ｍ″）ノト
キテストライン＝ｊｅ Ｈ＋７．リセットライン＝１１
Ｌ ” ｖｉ＞ ｖＳＩＦＩ （Ｖｉ＝”Ｈ” ） ＋７）トキ
テス） ライン＝“Ｈ″′、リセットライｙ ＝１１
Ｈ’νとなる。Ｖｉ＝ｌｔ Ｌ ＋９のときは通常使用
モードである。Ｖ１＝” Ｍ ”のとき、テストライン
＝ ｔｔ Ｈｌ？となり、入力信号切換えゲート７によ
り回路ブロックＢの通常信号出力によらず、テスト用の
信号を回路ブロックＡ割シ込み入力できる。またこのと
き、出力信号切換えゲート８によりテスト用出力信号と
してテストに便利なテスト出力を選択できる。Ｖｉ＝＝
”Ｈ”のときは、リセットライン＝Ｉｔ Ｈ１１となり
、回路ブロックＡ、Ｂ内の順序回路の初期状態を設定で
きる。
実際に集積回路のテストを行なうときは、まず、ｖｉ＝
＋＋ ａ １１とし、ロジック回路の初期状態を設定し
、次にＶｉ ＝” Ｍ ”とし、テストモードにして、
テスト入力信号を使って、テストすべき回路ブロックの
テスト出力のパターンと期待値パターンを比較してテス
トを行なう。
＋＋ ａ １１とし、ロジック回路の初期状態を設定し
、次にＶｉ ＝” Ｍ ”とし、テストモードにして、
テスト入力信号を使って、テストすべき回路ブロックの
テスト出力のパターンと期待値パターンを比較してテス
トを行なう。
発明の効果
本発明のテスト端子の３値入力化による試験機能付電子
回路は、１つのテスト端子で内部回路のリセット、テス
トモードの設定ができるので、テスト端子のビン数を増
すことなく効率よく集積回路のテストをすることができ
る。また集積回路での実現も容易であるため、本発明の
実用的効果は大きい。
回路は、１つのテスト端子で内部回路のリセット、テス
トモードの設定ができるので、テスト端子のビン数を増
すことなく効率よく集積回路のテストをすることができ
る。また集積回路での実現も容易であるため、本発明の
実用的効果は大きい。
第１図は本発明実施例の回路構成図、第２図。
第３図は従来例の各回路構成図である。
１．２，３．４・・・・・・インバータ、６・・・山口
路ブロックＡ、６・・・・・・回路ブロックＢ、 ７
・・・・・・入力信号切換えゲート、８・・・・・・出
力信号切換えゲート。
路ブロックＡ、６・・・・・・回路ブロックＢ、 ７
・・・・・・入力信号切換えゲート、８・・・・・・出
力信号切換えゲート。
Claims (1)
- テスト端子を３値入力にし、第１の入力状態を通常使用
モードとし、第２の入力状態をテストモードにし、第３
の入力状態を内部ロジック回路のリセット信号として選
択可能な構成の試験機能付電子回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60105134A JPS61264269A (ja) | 1985-05-17 | 1985-05-17 | 試験機能付電子回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60105134A JPS61264269A (ja) | 1985-05-17 | 1985-05-17 | 試験機能付電子回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61264269A true JPS61264269A (ja) | 1986-11-22 |
Family
ID=14399281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60105134A Pending JPS61264269A (ja) | 1985-05-17 | 1985-05-17 | 試験機能付電子回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61264269A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60190877A (ja) * | 1984-03-12 | 1985-09-28 | Hitachi Ltd | テスト状態および初期状態設定回路 |
-
1985
- 1985-05-17 JP JP60105134A patent/JPS61264269A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60190877A (ja) * | 1984-03-12 | 1985-09-28 | Hitachi Ltd | テスト状態および初期状態設定回路 |
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