JPS61264821A - ３値出力回路 - Google Patents
３値出力回路Info
- Publication number
- JPS61264821A JPS61264821A JP60106517A JP10651785A JPS61264821A JP S61264821 A JPS61264821 A JP S61264821A JP 60106517 A JP60106517 A JP 60106517A JP 10651785 A JP10651785 A JP 10651785A JP S61264821 A JPS61264821 A JP S61264821A
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- JP
- Japan
- Prior art keywords
- potential
- transistor
- point
- diode
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、１つの出力端子よシ３種の電位を得るために
用いる３値出力回路に関するものである。
用いる３値出力回路に関するものである。
従来よシ、この種の３値出力回路として、第２図に示す
ような回路がある。図において、１は電源電位である高
電位点、２は接地電位である低電位点、３はそのコレク
タが高電位点１に接続されると共に、エミッタがＮＰＮ
）ランジスタ４のコレクタに接続され九ＮＰＮ）ランジ
スタ、５はその一端が高電位点１に接続され、その他端
が抵抗６の一端に接続された抵抗である。トランジスタ
４のエミッタは低電位点２および抵抗６の他端に接続さ
れておシ、抵抗５と抵抗６との接続点およびトランジス
タ３のエミッタとトランジスタ４のコレクタとの接続点
に出力端子７が接続されている。
ような回路がある。図において、１は電源電位である高
電位点、２は接地電位である低電位点、３はそのコレク
タが高電位点１に接続されると共に、エミッタがＮＰＮ
）ランジスタ４のコレクタに接続され九ＮＰＮ）ランジ
スタ、５はその一端が高電位点１に接続され、その他端
が抵抗６の一端に接続された抵抗である。トランジスタ
４のエミッタは低電位点２および抵抗６の他端に接続さ
れておシ、抵抗５と抵抗６との接続点およびトランジス
タ３のエミッタとトランジスタ４のコレクタとの接続点
に出力端子７が接続されている。
次に、このように構成された出力回路の動作を説明する
。すなわち、トランジスタ３がオンし、トランジスタ４
がオフしたときの出力端子７の電位は、トランジスタ３
のコレクタとエミッタとの電位差によって決マシ、略電
源電位となる。また、トランジスタ３がオフし、トラン
ジスタ４がオンしたときの出力端子７の電位は、トラン
ジスタ４のコレクタとエミッタとの電位差によシ決まシ
、略接地電位となる。更に、トランジスタ３および４が
ともにオフしたときの出力端子７の電位は、抵抗５およ
び抵抗６の抵抗値によって決まる。この様に、トランジ
スタ３および４の動作によって出力端子７は、電源電位
、接地電位および抵抗５゜６によって決まる中間電位の
３種の電位に変わシ得る。
。すなわち、トランジスタ３がオンし、トランジスタ４
がオフしたときの出力端子７の電位は、トランジスタ３
のコレクタとエミッタとの電位差によって決マシ、略電
源電位となる。また、トランジスタ３がオフし、トラン
ジスタ４がオンしたときの出力端子７の電位は、トラン
ジスタ４のコレクタとエミッタとの電位差によシ決まシ
、略接地電位となる。更に、トランジスタ３および４が
ともにオフしたときの出力端子７の電位は、抵抗５およ
び抵抗６の抵抗値によって決まる。この様に、トランジ
スタ３および４の動作によって出力端子７は、電源電位
、接地電位および抵抗５゜６によって決まる中間電位の
３種の電位に変わシ得る。
しかしながら、従来のこのような出力回路によると、ト
ランジスタ３および４をともにオフにした場合を考えて
みるに、抵抗６を流れる電流！。
ランジスタ３および４をともにオフにした場合を考えて
みるに、抵抗６を流れる電流！。
は、抵抗５を流れる電流■１ と出力端子７よシ外部の
負荷へ流出する電流Ｉ、との差、即ちＩ、−■、となる
。しかるに、出力端子７の電位は抵抗６の抵抗値をＲ６
とすると、Ｒｓ （Ｌ Ｉｔ）となシ、外部の負荷
に流出する電流Ｉ、に比例して変動することになる。更
に、高電位点１から低電位点２には、トランジスタ３お
よび４の状態によらず抵抗５および６を通して電流が流
れ、消費電力が問題となシ、この消費電力を小さくする
ために、抵抗６の抵抗値Ｒ６を大きくする必要があシ、
Ｒ６を大きくすると出力端子７の電位変動が増加してし
まう。
負荷へ流出する電流Ｉ、との差、即ちＩ、−■、となる
。しかるに、出力端子７の電位は抵抗６の抵抗値をＲ６
とすると、Ｒｓ （Ｌ Ｉｔ）となシ、外部の負荷
に流出する電流Ｉ、に比例して変動することになる。更
に、高電位点１から低電位点２には、トランジスタ３お
よび４の状態によらず抵抗５および６を通して電流が流
れ、消費電力が問題となシ、この消費電力を小さくする
ために、抵抗６の抵抗値Ｒ６を大きくする必要があシ、
Ｒ６を大きくすると出力端子７の電位変動が増加してし
まう。
つｔｂ、出力端子フの電位は、抵抗６の抵抗値とこの抵
抗６を流れる電流とによって決まり、この抵抗６を流れ
る電流値は出力端子７に接続される負荷によって変化す
るので、容易に出力端子７の電位を決定することが出来
ないという問題があった。
抗６を流れる電流とによって決まり、この抵抗６を流れ
る電流値は出力端子７に接続される負荷によって変化す
るので、容易に出力端子７の電位を決定することが出来
ないという問題があった。
本発明はこのような問題点を解消するためになされたも
ので、その目的とするところは、出力端子に接続される
負荷に影響されず、常に安定した電位を出力すると共に
、この出力電位を容易に決定することのできる３値出力
回路を提供することにある。
ので、その目的とするところは、出力端子に接続される
負荷に影響されず、常に安定した電位を出力すると共に
、この出力電位を容易に決定することのできる３値出力
回路を提供することにある。
このような目的を達成するために、本発明は、高電位点
に抵抗を介して第１のダイオードのアノードを接続し、
このダイオードのカソードに第１のトランジスタのコレ
クタを接続し、このトランジスタのエミッタに抵抗を介
して第２のトランジスタのコレクタを接続し、この第２
のトランジスタのエミッタおよび低電位点に第３のトラ
ンジスタのエミッタを接続し、この第３のトランジスタ
のコレクタを前記第１のダイオードのアノードに接続し
、前記第１のトランジスタのベースに第２のダイオード
のカソードを接続し、このダイオードのアノードを高電
位点に接続すると共に、第３のトランジスタのコレクタ
と第１のダイオードとの接続点を出力電位点としたもの
である。
に抵抗を介して第１のダイオードのアノードを接続し、
このダイオードのカソードに第１のトランジスタのコレ
クタを接続し、このトランジスタのエミッタに抵抗を介
して第２のトランジスタのコレクタを接続し、この第２
のトランジスタのエミッタおよび低電位点に第３のトラ
ンジスタのエミッタを接続し、この第３のトランジスタ
のコレクタを前記第１のダイオードのアノードに接続し
、前記第１のトランジスタのベースに第２のダイオード
のカソードを接続し、このダイオードのアノードを高電
位点に接続すると共に、第３のトランジスタのコレクタ
と第１のダイオードとの接続点を出力電位点としたもの
である。
したがって、この発明による出力回路によれば、出力電
位点よシ出力される中間レベルの電位を、第１のトラン
ジスタのエミッタ、コレクタ間電圧および第２のダイオ
ードのアノード、カソード間電圧によシ容易に決定する
ことができる。
位点よシ出力される中間レベルの電位を、第１のトラン
ジスタのエミッタ、コレクタ間電圧および第２のダイオ
ードのアノード、カソード間電圧によシ容易に決定する
ことができる。
以下、本発明に係る３値出力回路を詳細に説明する。第
１図はこの出力回路の一実施例を示す回路図である。同
図において、８は電流制限用の抵抗９を介してそのアノ
ードが高電位点１に接続された第１のダイオード、１０
はこのダイオード８のカソードにそのコレクタが接続さ
れた第１ＯＮＰＮ ）ランジスタ、１１はこのトランジ
スタ１０のエミッタに電流制限用の抵抗１２を介してそ
のコレクタが接続された第２ＯＮＰＮ）ランジスタ、１
３はこのトランジスタ１１のエミッタおよび低電位点２
にそのエミッタが接続された第３ＯＮＰＮトランジスタ
である。この第３のトランジスタ１３のコレクタはダイ
オード８のアノードおよび出力電位点７に接続されてお
シ、第１のトランジスタ１００ベースは第２のダイオー
ド１４０カソードに接続されている。そして、ダイオー
ド１４のアノードが第３のダイオード１５のカソードに
接続され、このダイオード１５のアノードが高電位点１
に接続されている。尚、１６および１７はトランジスタ
１１および１３のベースに接続された信号入力端子であ
る。
１図はこの出力回路の一実施例を示す回路図である。同
図において、８は電流制限用の抵抗９を介してそのアノ
ードが高電位点１に接続された第１のダイオード、１０
はこのダイオード８のカソードにそのコレクタが接続さ
れた第１ＯＮＰＮ ）ランジスタ、１１はこのトランジ
スタ１０のエミッタに電流制限用の抵抗１２を介してそ
のコレクタが接続された第２ＯＮＰＮ）ランジスタ、１
３はこのトランジスタ１１のエミッタおよび低電位点２
にそのエミッタが接続された第３ＯＮＰＮトランジスタ
である。この第３のトランジスタ１３のコレクタはダイ
オード８のアノードおよび出力電位点７に接続されてお
シ、第１のトランジスタ１００ベースは第２のダイオー
ド１４０カソードに接続されている。そして、ダイオー
ド１４のアノードが第３のダイオード１５のカソードに
接続され、このダイオード１５のアノードが高電位点１
に接続されている。尚、１６および１７はトランジスタ
１１および１３のベースに接続された信号入力端子であ
る。
次に、このように構成された出力回路の動作を説明する
。すなわち、トランジスタ１３がオンの場合、出力電位
点７が略接地電位となる。出力電位点７が略接地電位の
時、トランジスタ１０のベースからコレクタを通って流
れようとする電流はダイオード８によって阻止されるの
で問題はない。
。すなわち、トランジスタ１３がオンの場合、出力電位
点７が略接地電位となる。出力電位点７が略接地電位の
時、トランジスタ１０のベースからコレクタを通って流
れようとする電流はダイオード８によって阻止されるの
で問題はない。
トランジスタ１３および１１がともにオフ状態の場合は
、出力電位点７は略電源電位となる。更に、トランジス
タ１３がオフ状態で、トランジスタ１１がオン状態の場
合は、トランジスタｌＯのベースは定電位であるため、
トランジスタｌＯのコレクタ電位は出力電位点７に接続
される負荷によらず一定電位となる。ダイオード８，１
４．１５のアノード、カソード間の電圧を各々Ｖ！畠ｔ
Ｖ？１４ ＨＶ？１１とし、トランジスタ１００ベー
ス、エミッタ間電圧をＶｍｍｔｏとし、コレクタ、エミ
ッタ間電圧をｖｅｌｌＩＯとし、電源電位なＶｅｃとす
ると、出力電位点７の電位Ｖｏは、 ＶＯ＝Ｖｅｅ Ｖｔ＋ｓ Ｖｅｃ４−Ｖｍｍｔｏ＋
Ｖｅｍｔｏ士Ｖｔ畠＝ Ｖｅｃ −２ｖ？、 Ｂ ＋
Ｖｅ ｍｔ 。
、出力電位点７は略電源電位となる。更に、トランジス
タ１３がオフ状態で、トランジスタ１１がオン状態の場
合は、トランジスタｌＯのベースは定電位であるため、
トランジスタｌＯのコレクタ電位は出力電位点７に接続
される負荷によらず一定電位となる。ダイオード８，１
４．１５のアノード、カソード間の電圧を各々Ｖ！畠ｔ
Ｖ？１４ ＨＶ？１１とし、トランジスタ１００ベー
ス、エミッタ間電圧をＶｍｍｔｏとし、コレクタ、エミ
ッタ間電圧をｖｅｌｌＩＯとし、電源電位なＶｅｃとす
ると、出力電位点７の電位Ｖｏは、 ＶＯ＝Ｖｅｅ Ｖｔ＋ｓ Ｖｅｃ４−Ｖｍｍｔｏ＋
Ｖｅｍｔｏ士Ｖｔ畠＝ Ｖｅｃ −２ｖ？、 Ｂ ＋
Ｖｅ ｍｔ 。
となシ、出力電位点７の電位はトランジスタ１００ベー
スと高電位点１との間に接続するダイノードの数によシ
容易に決定できる。
スと高電位点１との間に接続するダイノードの数によシ
容易に決定できる。
以上説明したように本発明による３値出力回路によると
、高電位点に抵抗を介して第１のダイオードのアノード
を接続し、このダイオードのカソードに第１のトランジ
スタのコレクタを接続し、このトランジスタのエミッタ
に抵抗を介して第２のトランジスタのコレクタを接続し
、この第２のトランジスタのエミッタおよび低電位点に
第３のトランジスタのエミッタを接続し、この第３のト
ランジスタのコレクタを前記第１のダイオードのアノー
ドに接続し、前記第１のトランジスタのベースに第２の
ダイオードのカソードを接続し、このダイオードのアノ
ードを高電位点に接続すると共に、第３のトランジスタ
のコレクタと第１のダイオードのアノードとの接続点を
出方電位点としたので、出力電位点よシ％Ｈルベル、％
Ｌルベルおよび中間レベルの電位を出力することができ
、中間レベルの電位を第１のトランジスタのエミッタ、
コレクタ間電圧および第２のダイオードのアノード、カ
ソード間電圧によシ決定することができる。すなわち、
出力電位点に接続される負荷に対して安定した電位を出
力することができ、かつ中間電位の値を第２のダイオー
ドの数を変えることにより容易に決定することが可能と
なる。
、高電位点に抵抗を介して第１のダイオードのアノード
を接続し、このダイオードのカソードに第１のトランジ
スタのコレクタを接続し、このトランジスタのエミッタ
に抵抗を介して第２のトランジスタのコレクタを接続し
、この第２のトランジスタのエミッタおよび低電位点に
第３のトランジスタのエミッタを接続し、この第３のト
ランジスタのコレクタを前記第１のダイオードのアノー
ドに接続し、前記第１のトランジスタのベースに第２の
ダイオードのカソードを接続し、このダイオードのアノ
ードを高電位点に接続すると共に、第３のトランジスタ
のコレクタと第１のダイオードのアノードとの接続点を
出方電位点としたので、出力電位点よシ％Ｈルベル、％
Ｌルベルおよび中間レベルの電位を出力することができ
、中間レベルの電位を第１のトランジスタのエミッタ、
コレクタ間電圧および第２のダイオードのアノード、カ
ソード間電圧によシ決定することができる。すなわち、
出力電位点に接続される負荷に対して安定した電位を出
力することができ、かつ中間電位の値を第２のダイオー
ドの数を変えることにより容易に決定することが可能と
なる。
第１図は本発明に係る３値出力回路の一実施例を示す回
路図、第２図は従来の３値出力回路を示す回路図である
。 １・、・・・高電位点、２・・・・低電位点、７・・・
・出力電位点、８・・・・第１のダイオード、９，１２
・・・・抵抗、１０・・・・第１のトランジスタ、１１
１Ｉ・・・第２のトランジスタ、１３・・・・第３のト
ランジスタ、１４−・・・第２のダイオード、１５・・
・・第３のダイオード。
路図、第２図は従来の３値出力回路を示す回路図である
。 １・、・・・高電位点、２・・・・低電位点、７・・・
・出力電位点、８・・・・第１のダイオード、９，１２
・・・・抵抗、１０・・・・第１のトランジスタ、１１
１Ｉ・・・第２のトランジスタ、１３・・・・第３のト
ランジスタ、１４−・・・第２のダイオード、１５・・
・・第３のダイオード。
Claims (1)
- 高電位点に抵抗を介してそのアノードが接続された第１
のダイオードと、このダイオードのカソードにそのコレ
クタが接続された第１のトランジスタと、このトランジ
スタのエミッタに抵抗を介してそのコレクタが接続され
た第２のトランジスタと、このトランジスタのエミッタ
および低電位点にそのエミッタが接続されると共にその
コレクタが前記第１のダイオードのアノードに接続され
た第３のトランジスタと、前記第１のトランジスタのベ
ースにそのカソードが前記高電位点にそのアノードが接
続された第２のダイオードとを備え、前記第３のトラン
ジスタのコレクタと前記第１のダイオードのアノードと
の接続点を出力電位点とした事を特徴とする３値出力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60106517A JPS61264821A (ja) | 1985-05-17 | 1985-05-17 | ３値出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60106517A JPS61264821A (ja) | 1985-05-17 | 1985-05-17 | ３値出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61264821A true JPS61264821A (ja) | 1986-11-22 |
Family
ID=14435599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60106517A Pending JPS61264821A (ja) | 1985-05-17 | 1985-05-17 | ３値出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61264821A (ja) |
-
1985
- 1985-05-17 JP JP60106517A patent/JPS61264821A/ja active Pending
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