JPS61265651A - 入出力制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 中央制御装置（ＣＣ）が入出力制御装置（ＩＯＣ）内の
制御レジスタ（ＲＥＧ）に対する書込み／読出しを行う
プログラムモード（ＰＭ）はハードウェアにより制御し
、入出力制御装置（ＩＯＣ）の動作の起動・終了はファ
ームウェアにより制御し、ダイレクトメモリアクセス（
ＤＭＡ）による転送データ（ＴＤ）の転送制御はハード
ウェアにより行わせることにより、中央制御装置（ＣＣ
）と入出力装置（ＩＯ）との間のデータ転送を高速化さ
せたものである。

〔産業上の利用分野〕

本発明は、中央制御装置（ＣＣ）と入出力装置（ＩＯ）
との間でやりとりされるデータの転送制御を行う入出力
制御装置（ＩＯＣ）　、特に高速の入出力制御装置（Ｉ
ＯＣ）に関する。

たとえばタイプライタ、磁気テープ装置、磁気ディスク
装置等の入出力装置（ＩＯ）を制御するための入出力制
御装置（ＩＯＣ）には、近年マイクロプログラム制御が
導入されている。そして、このマイクロプログラム制御
のもとで動作するプロセッサの形態としては （ｉ）ビットスライスのプロセッサ、 （ｉｉ　）ワンチップマイクロプロセッサ、の二種に大
別できる。ビットスライスのプロセッサ（ｉ）は、高速
（大体ｎｓのオーダー）で処理能力が高く、従来より高
速の入出力制御装置（ＩＯＣ）としてはこれがしばしば
用いられてきた。ところが、このビットスライスのプロ
セッサは、使用するマイクロプログラムが特殊なものと
なり、ファームウェアの汎用性に難があるとともに、ハ
ードウェア、ファームウェアともに設計が困難であると
いう不利がある。一方、ワンチップマイクロプロセッサ
（ｉｉ　）は上記の不利がなく、ビットスライスのプロ
セッサよりも低速（大体μＳ）のオーダ）であるという
不利を除けば、非常に利用し易いものである。本発明で
以下に述べる入出力制御装置（ＩＯＣ）は、このワンチ
ップマイクロプロセッサによって制御されるものを対象
としている。

〔従来の技術〕

第６図はワンチップマイクロプロセッサを用いた従来の
入出力制御装置の一例を示す図である。

本図において、ｒＯｃ（Ｉｎｐｕｔ　０ｕｔｐｕｔ　Ｃ
ｏｎｔｒｏｌｌｅｒ）が入出力制御装置であり、共通バ
スＣ−ＢＵＳ　（Ｃｏｍｍｏｎ−ＢＵＳ）を介して中央
制御装置ＣＧ　（Ｃｅｎｔｒａｌ　Ｃｏｎｔｒｏ−１１
ｅｒ）に接続し、又、外部バスＥ−ＢＵＳ（Ｅｘｔｅｒ
ｎａｌ−ＢＵＳ）を介して入出力装置Ｉ　Ｏ（Ｉｎｐｕ
ｔ　０ｕｔｐｕｔ）に接続する。なお、図では入出力装
置ＩＯの一例として磁気ディスク装置ＤＫＵ（Ｄｉｓｋ
　Ｕｎｉｔ）を示すが、タイプライタでも、ＣＲＴディ
スプレイでも構わない。

入出力制御装置１０Ｃの中核はワンチップマイクロプロ
セッサｐ　Ｐ　（ｍｉｃｒｏ　Ｐｒｏｃｅｓｓｏｒ）で
あり、内部バスＩ−ＢＵＳ（Ｉｎｔｅｒｎａｌ　ＢＵＳ
）を介してリードオンリメモリＲＯＭ、ランダムアクセ
スメモリ　ＲＡＭとイ言号のやりとりを行う。さらにマ
イクロプロセッサμＰは、たとえばオーブンコレクタ形
のゲートＧＴ　（Ｇａｔｅ）　１、ＧＴ３を介してそれ
ぞれプログラムモードデータレジスタＰＭＲＥＧ（Ｐｒ
ｏｇｒａｍ　Ｍｏｄｅ　ｄａｔａＲｅｇｉｓｔｅｒ）　
、ダイレクトメモリアクセスモードデータレジスタＤＭ
ＡＲＥＧ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ
　ｍｏｄｅｄａｔａ　Ｒｅｇｉｓｔｅｒ）に接続する。

これら２つのレジスタはさらに、それぞれゲートＧＴ２
．ＧＴ４を介して共通バスｃ−ａｕｓに接続する。マイ
クロプロセッサμＰは、さらに又ダイレクトメモリアク
セスモード制御回路ＤＭＡＣＴＬ（Ｄｉｒｅｃｔ　Ｍｅ
ｍｏｒｙ　ＡｃｃｅｓｓＩＩｌｏｄｅ　Ｃｏｎｔｒｏｌ
　ｃｉｒｃｕｉｔ）　、割込み制御回路ＩＮＴＣＴＬ。

（Ｉｎｔｅｒｒｕｐｔｉｏｎ　Ｃｏｎｔｒｏｌ　ｃｉｒ
ｃｕｉｔ）にも接続する。

これら回路ＤＭＡＣＴＬ　、　ＩＮＴＣＴＬ、ならびに
プログラムモード制御回路ＰＭＣＴＬＣＰｒｏｇｒａｍ
　ＦＩｏｄｅ　Ｃｏｎｔｒｏｌ　ｃｉ−ｒｃｕｉｔ）、
入出力制御装置アドレス照合回路１０４Ｍ（Ｉｎｐｕｔ
　０ｕｔｐｕｔ　Ａｄｄｒｅｓｓ　Ｍａｔｃｈｔｎｇ　
ｃｆｒｃｕｉｔ）は、共通バスＣ−ＢＵＳに接続する。

又、内部バスＩ−ＢＵＳと外部バスＥ！−ＢＵＳとは、
人出刃装置制御回路ｌ０ＣＴＬ（Ｉｎｐｕｔ　０ｕｔｐ
ｕｔ　Ｃｏｎｔｒｏｌ　ｃｉｒｃｕｉｔ）を介して接続
される。

第６図において、中央制御装置ＣＣは、共通バスＣ−Ｂ
ＵＳを介して複数の入出力制御装置ＩＯＣと接続するが
、図では磁気ディスク装置ＤＫＵに接続する１つのＩＯ
Ｃを代表として示す。各入出力制御装置ＩＯＣ内の各部
の機能は次のとおりである。

（ａ）　　入出力制御装置アドレス照合回路ＩＯＡＭは
、共通バスＣ−ＢＵＳ上に送出されたデータが自己宛の
アドレスを有するが否が照合し、複数の入出力制御装置
１０Ｃの中から自己ＩＯＣを選択的に認識するためのも
のである。

（ｂ）　　プログラムモード制御回路ＰＭＣＴＬは、中
央制御装置ＣＣによるプログラムモード制御のもとてデ
ータの転送虐制御を行う。

ｆＣ）　　プログラムモード制御レジスタＰＭＲＥＧは
、プログラムモード（ＰＭ）のデータ転送用バッファで
ある。

（ｄ）　　ダイレクトメモリアクセスモードデータレジ
スタＤＭＡＲＥＧは、ＤＭＡモードのデータ転送用バッ
ファである。

（ｅ）ダイレクトメモリアクセスモード制御回路ＤＭＡ
ＣＴＬは、ＤＭＡモードの転送制御を行う。

（ｆｌ　　割込み制御回路ＩＮＴＣＴＬは、割込み動作
の制御を行う。

（ｇｌ　　入出力装置制御回路１０ＣＴＬは、入出力装
置ＩＯに対する制御を行う。

上記の種々機能部分により、次のような動作が行われる
が、その前にプログラムモード制御レジスタＰＭＲＥＧ
の内容について明らかにしておく。第７図はプログラム
モードレジスタＰＭＲＥＧを介してデータの書込み／読
出しを行う入出力制御装置ｒｏｃの制御レジスタ構成を
示す図である。本図に示すとおり、制御レジスタは、Ｒ
ＡＭ内の各１６ビツトのデバイスステータスレジスタＤ
ＳＲ（ＤｅｖｉｃｅＳｔａｔｕｓ　Ｒｅｇｉｓｔｅｒ）
と、ファイルアドレスレジスタＦＡＲ（Ｆｉｌｅ　Ａｄ
ｄｒｅｓｓ　Ｒｅｇｉｓｔｅｒ）と、コマンドレジスタ
ＣＭＲ（Ｃｏｍｍａｎｄ　Ｒｅｇｉｓｔｅｒ）　と、メ
モリアドレスレジスタＭＡＲ（Ｍｅｍｏｒｙ　Ａｄｄｒ
ｅｓｓ　Ｒｅｇｉｓｔｅｒ）と、ワードカウントレジス
タＷＣＲ（Ｗｏｒｄ　Ｃｏｕｎｔ　Ｒｅｇｉｓｔｅｒ）
とからなり、これら一群のレジスタには、たとえばＣ−
ＢＵＳ上でのアドレス２００〜２０４が割り当てられて
いる。このアドレスは共通バスＣ−ＢＵＳ上の特定のア
ドレスであり、各入出力制御装置ＩＯＣのために与えら
れている。それぞれのレジスタの機能は次のとおりであ
る。

（ａｌ　　デバイスステータスレジスタＤＳＲは、当該
入出力制御袋７　ＩＯＣの状態を示すフラグエリアであ
り、「データ転送中」、「データ転送終了」等の状態を
表示する。

申）　ファイルアドレスレジスタＦＡＲは、アクセスす
べき磁気ディスク装置ＤＫＵ上の所望の記憶データの属
するファイル・アドレスを示すためのものである。

（Ｃ）　　コマンドレジスタＣＭＲは、入出力制御装置
ＩＯＣの起動、停止の制御ならびに各種動作内容、たと
えば書込みか読出しかの指定を行うためのものである。

（ｄｌ　　メモリアドレスレジスタＭＡＲは、入出力装
置ＩＯから、入出力制御装置ｒｏｃを通して共通バスＣ
−ＢＵＳへ送出された読出しデータあるいは共通バスＣ
−ＢＵＳから入出力’ＡＭＩ　Ｏへ、入出力制御装置１
０Ｃを通して送出する書込みデータを、メインメモリＭ
　Ｍ　（Ｍａｉｎ　Ｍｅｍｏｒｙ）のどのアドレスに格
納すべきかあるいは読出すかを示すためのものである。

（Ｑｌ　　ワードカウントレジスタＷＣＲは、何ワード
のデータを転送するのか、すなわち転送ワード数がいく
つかを示すものである。

上記の各種レジスタの内容に基づき入出力制御装置１０
Ｃが動作する。

■　入出力制御装置ＩＯＣをまず起動すべく、中央制御
装置ＣＣはファイルアドレスレジスタＦＡＲ，メモリア
ドレス°レジスタＭＡＲおよびワードカウントレジスタ
ーＣＲへの書込みをプログラムモード（ＰＭ）により行
い、それぞれファイルアドレス、メモリアドレスおよび
転送ワード数を格納するための動作を開始する。たとえ
ば、ファイルアドレスレジスタＦＡＲに「０」、メモリ
アドレスレジスタＭＡＲにｒｌｏｏＪ、ワードカウント
レジスターＣＲに「１０」をそれぞれ格納し、読出し動
作を行うとすれば、′磁気ディスク装置ＤＫＵのファイ
ルＯからデータを読み出して、メインメモリＭＭ／）１
００番地に、１０ワードのデータを転送せよ”というこ
とを表す。

■　入出力制御装置１０Ｃは、入出力制御装置アドレス
照合回路１０ＡＭにて自己のプログラムモード制御レジ
スタＰＭＲＥＧに上記書込みがなされるべきことを認識
し、プログラムモード制御回路ＰＭＣＴＬを起動する。

■　プログラムモード制御レジ゛スタＰＭＲＥＧに、中
央制御装置ＣＣから上記の各種情報をセットし、マイク
ロプロセッサμＰへ割込み信号を送出して、当該マイク
ロプログラムを起動する。

■　マイクロプログラムの指示により、プログラムモー
ド制御レジスタＰＭＲＥＧの情報をランダムアクセスメ
モ９１２４Ｍ内の指定制御レジスタに書き込む。その後
、中央制御装置ＣＣはＲＡＩＩ内のその制御情報に基づ
き各操作（たとえば入出力装置制御回路１０ＣＴＬを起
動して、磁気ディスク装置ＤＫＵの所定セクタよりデー
タの読出しを行わせる等）を指示することになる。

■　上記■における指定エリアの書込みまでの諸動作を
繰り返し、必要な情報をＲＡＭ内の制御レジスタに蓄積
すると、中央制御装置ＣＣは初めて入出力制御装置ＩＯ
Ｃ全体を起動するためのコマンドをコマンドレジスタＣ
ＭＲに書き込む。このレジスタＣＭＲへの書込みも又プ
ログラムモード（ＰＭ）により行われるため、上記レジ
スタＦＡＲ，ＭＡＲ，ＷＣＲの場合と同じ（、マイクロ
プロセッサμＰへの割込みを行い、マイクロプログラム
が起動される。

■　マイクロプログラムの指示により、そのレジスタＣ
ＭＲ内のコマンドをランダムアクセスメモリＲＡＭ内の
ＣＭＩ？に書き込む。このコマンドが、たとえば「読出
し」であれば、マイクロプログラムは、上記■で述べた
例のように、入出力装置制御回路ｒＯｃＴＬを起動する
。この制御回路ｌ０ＣＴＬは、入出力装置１０をなす磁
気ディスク装置ＤＫＩＪを起動しこの装＠　ＩＩＫＵか
ら読み出したデータを、転送データ（ＴＤ）として一旦
、内部バスｒ−ＢＵＳを経由してランダムアクセスメモ
リＲＡＭ内に格納する。

■　マイクロプログラムはダイレクトメモリアクセスモ
ード制御回路ＤＭＡＣＴＬを起動し、メモリＲＡＭ内に
格納された読出しデータを１ワードずつ、内部バスＩ−
ＢＵＳ経由でダイレクトメモリアクセスモードデータレ
ジスタＤＭＡＲＥＧにセットし、さらに、共通バスＣ−
ＢＩＩＳ経出で中央制御装置ＣＣに送る。この場合、１
ワードごとの転送に伴い、レジスタＦＡＲ，ＭＡＲおよ
びＷＣＲの内容をそれぞれ＋１．＋１．および−１する
。

■　ワードカウントレジスターＣＲの内容が［〇−とな
ったとき、マイクロプログラムは割込み制御回路ＩＮＴ
ＣＴＬを起動し、中央制御装置ＣＣに終了割込みを行う
とともに、メモリＲＡＭ内の、デバイスステータスレジ
スタＤＳＨに対応するエリアに割込み情報を設定する。

中央制御装置ＣＣは割込みを検出し、ＤＳＲの読出しに
より転送終了を認識する。これにより、入出力制御装置
１０Ｃの一連の動作は終了し、再び起動されるのを持つ
。

〔発明が解決しようとする問題点〕

従来の入出力制御装置においては、上記のような動作が
行われるため次の２つの問題点がある。

第１は、ＤＭＡ転送はマイクロプログラムによって実現
されており、データ転送速度が低下する。したがって、
高速の入出力制御装置は期待できない。

第２は、ＤＭＡ転送中にプログラムモード（ＰＭ）の起
動があった場合には、必ずマイクロプロセッサμＰへの
割込みがあるので、ファームウェアが複雑になってしま
う。

なお、上記の問題点を解決する手法として、入出力装置
制御回路ｌ０ＣＴＬとランダムアクセスメモリ　ＲＡＭ
との間で行われるデータ転送をＤＭＡモードで行うとい
う考え方もある。しかしながら、このような手法によっ
ても、こんどはメモリＲＡＭと共通バスＣ−ＢＵＳとの
間のデータ転送は遅いままで、全体としてみると高速の
入出力制御装置は実現されていない。

〔問題点を解決するための手段〕

第１図は本発明に係る入出力制御装置の原理ブロック図
である。本図の各構成要素のうち、第６図に示したもの
と対応するものについては同様の参照符号あるいは記号
を付して示す。したがって、主たる構成上の違いはバッ
ファメモリを導入したことにあり、バッファメモリとし
てたとえばファーストインファーストアウトメモリＦＩ
ＦＯ（Ｆｉｒｓｔ　ＩｎＦｉｒｓｔ　０ｕｔ）を導入し
たことにある。又、これに伴、い、セレクタ５ＥＬ（Ｓ
ｅ１．ｅｃｔｏｒ）、入出力装置ダイレクトメモリアク
セス制御回路ＩＤＭＭＣＴＬ（ＩＯＤｉｒｅｃｔＭｅｍ
ｏｒｙ　Ａｃｃｅｓｓ　Ｃｏｎｔｒｏｌ　ｃｉｒｃｕｉ
ｔ）等も還人されている。このファーストインファース
トアウトメモＵＦＩＦＯは、共通バスＣ−ＢＵＳと入出
力装置制御回路１０ＣＴＬ間の転送データを一時的に記
憶する。メモリＦＩＦＯに協動するセレクタＳＥＬは、
内部バスＩ−ＢＵＳからの転送データと共通バスＣ−Ｂ
ＵＳからの転送データの選択を行う。さらにこのメモリ
ＦＩＦＯに協イ動する制御回路ＩＤＭＡＣＴＬは、入出
力装置制御回路１０ＣＴＬとメモリＦＩＦＯとの間の転
送制御を行う。

ここに、第１図の入出力制御装置ＩＯＣにおいては、プ
ログラムモード（ＰＭ）時における装置１０Ｃ内の制御
レジスタＲＥＧに対する書込みあるいは読出しはハード
ウェアで行う。そして装置ＩＯＣの動作を指示するコマ
ンドレジスタＣＭＲへのコマンド情報の書込み時にマイ
クロプロセッサμＰへ割込みを行い、装置１０Ｇを起動
させるためのマイクロプログラムをスタートさせる。一
連の転送データの授受が完了したとき、すなわち入出力
装置ＩＯの動作終了時には、入出力装置制御回路ｌ０Ｃ
ＴＬからマイクロプロセッサμＰへ割込みを行い、終了
動作のためのマイクロプログラムをスタートさせる。

〔作　用〕

入出力装置■０と中央制御装置ＣＣとの間に行われる転
送データのＤＭＡ転送は、従来のようにマイクロプログ
ラムを介在させることを必要としない。その代わりにバ
ッファメモリ、たとえばファーストインファーストアウ
トメモリＦＩＦＯに該転送データの交通整理を一任する
。したがって、マイクロプログラムは単に、装置ＩＯＣ
の起動時に、制御レジスタＲＥＧの内容に従って入出力
装置■０を起動し、又、装置ｒｏｃの動作終了時に中央
制御装置ＣＣへの割込み情報を編集し、割込み指示を行
うだけになる。かくのごとく、ハードウェアによる自動
動作をより多く採り入れることにより、一層高速な入出
力制′４Ｂ装置が実現される。

〔実施例〕

第２図は第１図におけるメモリＦＩＦＯの周辺を詳細に
示す一実施例図である。本図において、第１図の構成要
素と同一のものには同一の参照符号又は記号を付して示
す。以下、第１図および第２図を参照しながら説明する
。この説明に際し、要部のブロックの機能概要を示しお
く。

（Ａ）要部ブロックの機能概要の説明（第１図。

第２図） ■　共通バスＣ−ＢＵＳ 中央制御装ＺＣＣと複数の入出力制御装置ＩＯＣとを共
通に接続するバスであり、データの転送に供する。

■　入出力制御装置アドレス照合回路１０ＡＭ複数の入
出力制御装置１０Ｃの中の各々を識別するために割り当
てられたアドレスを照合するためのアドレス−数構出回
路である。

■　プログラムモード制御卸回路ＰＭＣＴＬプログラム
モード（ＰＭ）時の転送制御を担う制御回路である。

■　制御レジスタＲＥＧ 入出力制御装置１０Ｃを制御するための制御情報と、入
出力制御装置ＩＯＣの内部状態を表示するための表示情
報とを格納するバッファレジスタである。

■　マイクロプログラムμＰ 入出力制御装置１０Ｃ内における各種の動作を制御する
ための指令部となる、たとえば１６ビツトのマイクロプ
ロセッサである。

■　リードオンリメモリ　ＲＯＭ マイクロプロセッサμＰのマイクロプログラム、すなわ
ち制御プログラムを格納する読出し専用のメモリである
。

■　ランダムアクセスメモリＲＡＭ 上記マイクロプログラムにおいて使用する各種情報ある
いはデータの一時記憶に使用するメモリである。

■　割込み制御回路ＩＮＴＣＴＬ 割込み動作の制御を行うための制御回路である。

■　入出力装置制御回路１０ＣＴＬ 入出力装置１０の制御を行う制御回路でｊる。

［相］　ファーストインファーストアウトメモリＦ、Ｉ
　Ｆ　Ｏ 共通バスＣ−ＢＵＳと入出力装置制御回路ｌ０ＣＴＬと
の間を行き交う転送データを一時ａに記憶するメモリで
ある。

■　入出力装置ダイレクトメモリアクセス制御３回路Ｉ
ＤＭＡＣＴＬ 入出力装置制御回路ｒＯｃＴＬとファースＰＩンファー
ストアウトメモリＦｉＦＯとの間の転迎データの転送制
御を行う制御回路である。

■　ダイレクトメモリアクセスモード制御回層ＭＡＣＴ
Ｌ 共通バスＣ−ＢＵＳ上における転送データのＤＭＡモー
ドによる転送制御を担う回路であイ［相］　セレクタＳ
ＥＬ 内部バスＩ−ＢＵＳからのデータ又は共通パンＣ−ＢＵ
Ｓからのデータを選択してメモリＦＩＦＯ＆；入力せし
めるための逗択回路である。

〉　　■　内部バス１−ＢＵＳ マイクロプロセッサμＰを中心とするプロセッサシステ
ム内に設けられるバス、すなわちマイクロプロセッサバ
スである。

（Ｂ）アドレスマツプの説明（第３図）１　　　　入出
力制御装置ＩＯＣ内における、マイクロプロセッサμＰ
から見たときのアドレス割付１　　　け、すなわちアド
レスマツプの一例を示しておく。第３図は入出力制御装
置ＩＯＣ内のアドレスマツプの一例を示す図である。

■　アドレスＯ〜０ＦＦＦは、ランダムアクセスメモリ
　ＲＡＭに割り付けられる。

）　　■　アドレス１０００〜１００４は、入出力制御
装置ｒｏｃを制御するための制御情報等をバッファする
ための制御レジスタＲＥＧに割り付けられる。さらに詳
しくは、アドレ゛ス１０００．１００１゜１００２、１
００３および１００４にそれぞれデバイスステータスレ
ジスタＤＳＲ，ファイルアドレスレジスタＦＡＲ，コマ
ンドレジスタＣＭＲ，メモリアドレスレジスタＭＡＲお
よびワードカウントレジスタＷＣＲが割り付けられる。

なお、第７図の例示ではアドレス２００〜２０４が割り
付けられており、上記アドレス１０００〜１００４と異
なるのは、第７図のアドレス２００〜２０４は、マイク
ロプロセッサμＰから見たときのアドレスではなく、共
通バスＣ−ＢＵＳ上に割り当てられた特定のアドレス（
前述）だからである。

■　アドレス１００５〜３ＦＦＦは未使用。

■　アドレス４０００は、ファーストインファーストア
ウトメモリＦＩＦＯのステータスを示すためのアドレス
である。メモリＦＩＦＯのステータスとは、メモリＦＩ
ＦＯに転送データがつまって満杯になっているか（ＦＵ
ＬＬ）、又は、転送データが完全に送り出されて空にな
っているが（ＥＭＰＴＹ）の状態を意味する。なお、こ
れらの２つの状態は第２図のメモリＦＩＦＯにおける端
子ＦＵＬおよび端子ＥＭＰから電気信号として取り出す
ことができる。

■　アドレス４００１は、転送データＴＤの転送方向を
指定するための転送方向指定情報ＤＩＲ（Ｄｆｒｅｃｔ
ｉｏｎ）に割り付けられており、情報ビットＤＩｌ？が
“Ｏ”のときは、磁気ディスク装置ＤＫＵから共通バス
Ｃ−ＢＩＪＳヘデータを転送する（ＤＫＵ−４Ｃ−ＢＵ
Ｓ）。すなわち、記憶データの読出し操作（Ｒｅａｄ）
を意味する。一方、該情報ビットＤＩＲが１”のときは
、共通バスＣ−ＢＩＩＳから磁気ディスク装置ＤＫＵへ
データを転送する（Ｃ−ＢＵＳ−ＤＫＵ）。すなわち、
記憶データの書込み操作（Ｗｒｉｔｅ）を意味する。な
お、この転送方向指定情報ＤＩＲは、第２図中の転送方
向指定フリフプーフロγプＤＩＲ−Ｆ／Ｆ（Ｄｉｒｅｃ
ｔｉ−ｏｎ　Ｆｌｉｐ−Ｆｌｏｐ）の出力として得られ
、このフリツブ−フロップＤＩＲ−Ｆ／Ｆは、第１図の
コマンドレジスタＣＭＨの情報に基づきマイクロプロセ
ッサμＰによって内部バスＩ−ＢＵＳを介して、セント
又はリセットされる。

■　アドレス４００２は、共通バスＣ−ＢＵＳへの割込
み指示を表示するためエリアである。

■　アドレス４００３は、入出力装置ＩＯを制御するた
め制御情報をバッファするための制御レジスタ（入出力
装置制御回路１０ＣＴＬ内に設けられる）に割り付けら
れる。

■　アドレス４００４〜ＢＦＦＦは未使用。

■　アドレス００００〜ＦＦＦＦは、リードオンリメモ
リ　ＲＯＭに割り付けられる。

（Ｃ）　ＩＯＣ内の概略動作の説明（第４Ａ、４Ｂ及び
４０図） 入出力制御装置１０Ｃ内での動作の詳細は後述するが、
ここでは本発明に特徴的な動作をフローチャートをもっ
て説明する。

■　本発明による入出力制御装置ＩＯＣでは、中央制御
装置ＣＣからの、各種レジスタＦＡＲ。

ＭＡＲおよび−ＣＲに対する書込み／続出し制御は、プ
ログラムモード制御回路ＰＭＣＴＬによって行われ、し
たがってマイクロプログラムによる制御は必要としない
。このため、安価なマイクロプロセッサを用いながら、
高速の入出力制御が実現される。具体的には、ワードカ
ウントレジスターＣＲの内容がＯになったか否か、転送
方向指定フリップ−フロップＤＩＲ・Ｆ／Ｆがいずれの
転送方向を指定しているか、ファーストインファースト
アウトメモリＦＩＦＯはＰＬＩＬＬ　、　ＥＭＰＴＹあ
るいはこれらのいずれでもないか、という王者の要素に
基づいて、制御が行われ、装置ＩＯＣの内部回路を一見
スルーに通過するように、データ転送が行われる。

■　中央制御装置Ｃｃから、コマンドレジスタＣＭＲに
コマンド情報が設定されると、マイクロプロセッサμＰ
に対し割込みが発生し、以後第４Ａ〜第４Ｃ図におおま
かに示されたフローチャートの動作が行われる。

■　第４Ａ図はＣＭＩ？への書込みに伴う一連の動作を
示すフローチャートであり、コマンドレジスタＣＭＲへ
の書込みがあると、まず中央制御装置ＣＣより書込まれ
たレジスタＦＡＲ，ＣＭＲ。

ＭＡＲおよびｋＣＲ内の各情報をランダムアクセスメモ
リＲＡＭ上に格納する（ステップａ）。

さらに、レジスタＣＭＲ内のコマンド情報に従って、転
送方向指定フリップ−フロップＤＩＲ・Ｆ／Ｆ　　（第
３図のアドレス４００１）の設定を行い、又、入出力装
置制御回路ＪＯＣＴＬを起動する。さらに、入出力装置
制御回路１０ＣＴＬは、入出力装置１０を起動したのち
、これを制御しデータ転送の準備をする（ステップｂ）
。

マイクロプログラムは、入出力装置■０の起動後、割込
み待ちとなる。

上記ステップａにおいてメモリＲＡＭに格納されたコマ
ンドレジスタＣＭＲの内容が「読出し」であれば、転送
方向指定フリップ−フロップＤＩＲ−Ｆ／Ｆの出力は０
″である。この場合、ファーストインファーストアウト
メモ＋ＪＰＩＦＯがＦＵＬＬ状態でなければ、すなわち
メモリに空きエリアがあれば、入出力装置ダイレクトメ
モリアクセス制御回路ｒＤＭＡｃＴＬが起動され、入出
力装置制御回路ｌ０ＣＴＬからデータを読み出し、メモ
リＦＩＦＯにセントする。そしてメモリＦＩＦＯがＦＵ
ＬＬ状態になると、該制御回路ＩＤＭＡＣＴＬの起動は
停止される。

ファーストインファーストアウトメモリＦＩＦＯがＥＭ
ＰＴＹ状態でなければ、すなわち、何らかの読出しデー
タがメモリＦＩＦＯ内に存在すれば、これを共通バスＣ
−ＢＵＳに送出する。送出したときは自動的に、メモリ
アドレスレジスタＭＡＲの内容を＋１し、メインメモリ
ＭＭ上の次の書込みアドレスに更新する。又、レジスタ
ＦＡＲの内容も＋１し、レジスタＷＣＲの内容は−１す
る。

かくして、入出力装置ＩＯからの読出しデータは、自動
的に共通バスＣ−ＢＵＳに送出される。

上記ステップａにおいてメモリＲＡＭに格納されたコマ
ンドレジスタＣＭＨの内容が「書込み」であれば、転送
方向指定フリップ−フロップＤＩＲ−Ｆ／Ｆの出力は“
１″となる。この書込み時も上記読出し時と同様、メモ
リＦＩＦＯを用いて円滑にデータ転送が行われ、レジス
タＭＡＲ，ＦＡＲおよびＷＣＲをそれぞれ＋１．＋１お
よび−Ｉする操作もハードウェアにより自動的に行われ
る。

■　第４Ｂ図はｌ０ＣＴＩ、の終了割込みに伴う一連の
動作を示すフローチャートである。定められた一定量の
データの転送が終われば、制御回路ｌ０ＣＴＬよりマイ
クロプロセッサμＰに対し割込みを行うこの段階では、
メモリＦＩＦＯの中にまだ転送データが残っている可能
性があるので、ＦＩＦＯの中味が空になったことを確認
した後、割込み制御回路ＩＮＴＣＴＬに割込みをかけ、
一連のデータ転送は終了する。このためにステップＣに
おいて該制御回路ｌ０ＣＴＬの終了が、正常な終了であ
るか（ＹＥＳ）否か（Ｎ０）を調べる。正常な終了であ
れば、ステップｄに至る。ステップｄで、メモリ１４Ｆ
ｏのステータスがＥＭＰＴＹか否かを調べ、ＥＭＰＴＹ
になったことを確認してステップｅに移る。ステップｅ
において、デバイスステータスレジスタＤＳＲに正常割
込みステータスを設定すると、ステップｆにて割込み指
示が割込み制御回路ＩＮＴＣに送出される。

上記ステップＣにて、正常な終了ではないとされると、
あるいは共通バスＣ−ＢＵＳにエラーがあると判断され
ると、ステップｇを経て終了する。このステップｇでは
、デバイスステータスレジスタＤＳＩ？に異常割込みス
テータスが設定される。

■　第４Ｃ図はＣ−ＢＵＳエラー発生に伴うステップを
示す図であり、ここに示すステップｈは第４Ｂ図のステ
ップｇと図中の＊印を介してつながっている。共通バス
Ｃ−ＢＵＳ側の障害が発生したときは、メモリＦＩＦＯ
等の内部回路をクリアするが、このとき、レジスタＭＡ
Ｒ，ＷＣＲ等の内容を見れば、どの辺にエラー原因があ
るかが分る。

（Ｄ）　ＩＯＣ内の動作の説明（第１図）中央制御装置
ＣＣより起動をかけると、制御レジスタＲＥＧへの書込
みがなされる。この場合、コマンドレジスタＣＭＲへの
書込みが重ＴＬ　　　要であり、この書込みを条件とし
てマイクロプロセッサμＰに割込みが行われる。この割
込み指示経路は第１図のラインＬ１で示される。

割込みがかかると、マイクロプログラムは制御レジスタ
ＲＥＧの内容を読み込んで、何をなすべきか解析する。

この解析はメモリＲＯＭ。

ＲＡＭを用いてなされる。この結果、入出力装置ＩＯを
起動すべきことを知ると、たとえば磁気ディスク装置Ｄ
ＫＵに起動をかける。

起動がかけられた装置ＤＫＵと共通バスＣ−Ｂｔｌとの
間のデータ転送は、内部バスＩ−Ｂ（Ｉｓを用いずに、
直接ファーストインファーストアウトメモリＦＩＦＯを
経由して行う。メモリＦＩＦＯは周知のとおり、最初に
入力されたデータを最初に出力する。このときの入力は
セレクタＳＥＬを通して行われる。この場合の制御は入
出力装置ダイレクトメモリアクセス制御回路ＩＤＭＡＣ
ＴＬが主として行う。この制御回路ＩＤＭＡＣＴＬは次
の条件で動作する。この場合、マイクロプログラムから
は一応起動指示が出るが、実際にはメモリＦＩＦＯの内
容が支配的である。まず、メモリＦＩＦＯがＦＵＬＬ状
態でなければ、入出力装置ダイレクトメモリアクセス制
御回路ＩＤＭＭＣＴＬを起動して、磁気ディスク装置Ｄ
Ｋ［Ｉからの読出しデータをメモリＦＩＦＯに詰め込む
。そしてメモリＦＩＦＯがＥＭＰＴＹ状態でなくなった
とき、ダイレクトメモリアクセスモード制御回路ＤＭＡ
ＣＴＬを起動し、メモリＦＩＦＯ内の読出しデータを共
通バスＣ−ＢＵＳに送り出す。

そしてこの送り出しによって、メモリＦＩＦＯがＦＵＬ
Ｌ状態でなくなれば、又、再び制御回路ｆＤＭＡｃＴＬ
を起動して、装置ＤＫＬＩからの読出しデータをメモリ
ＦＩＦＯに詰め込む。以下、同様の繰返しとなる。つま
りメモリＦＩＦＯが詰まって行って、ＥＭＰＴＹ状態で
なくなった時に、制御回路ＤＭＡＣＴＬを起動し、逆に
、メモリＦＩＦＯがＦＵＬＬ状態でなくなった瞬間に、
制御回路ＩＤＭＡＣＴＬを起動する。結局、メモリＦＩ
ＦＯに対しては途切れな（、転送データが出入りするこ
とになる。この場合、転送データの出の量と人の量との
間にアンバランスがあっても、両者の量の差はメモリＦ
ＩＦＯが吸収してくれる。

この吸収能力は、メモリＦＩＦＯの容量によって決まる
。勿論、この容量が大きければ大きい程、上記のアンバ
ランスを見かけ上なくしてしまう能力が大となる。

第１図において、ＧＴ３はたとえばオープンコレクタ形
のゲートであり、内部バスＩ−ＢＵＳとメモリＦＩＦＯ
の存する系との選択的な切り離しを可能とする。又、転
送ゲー）ＴＧは、共通バスＣ−ＢＵＳからのデータ転送
か（書込み時）、又は共通バスＣ−ＢＵＳへのデータ転
送か（読出し時）に応じて、制御回路ＤＭＡＣＴＬによ
り択一的に開閉制御される。さらに又、入出力装置制御
回路ｌ０ＣＴＬからの終了割込み（第４Ｂ図参照）は、
ラインＬ２を介してマイクロプロセッサμＰに通知され
る。

（Ｅ）ＩＯＣ内の動作の説明（第２図）本発明の特徴的
な部分はこの第２図に最も良く表されている。まずマイ
クロプロセッサμＰ（第１図）から、入出力装置制御口
、路ｌ０ＣＴＬを介し、入出力袋ＷＩＯをなす磁気ディ
スク装置ＤＫＵに起動がかかる。そしてデータの転送を
指示する。データの転送指示（たとえばディスク装置Ｄ
ＫＵからの読出し時とする）があると、装置ＤＫＵから
メモリＦｔＦＯに読出しデータが供給される。この供給
は、装置ＤＫＵ→制御回路ｌ０ＣＴＬ→ラインＬ３→セ
レクタ５ＥＬ−入力端子Ｄ　ｉｎの経路でなされる。こ
のような続出しくＩＤＭＡＣＴＬから指示する）が実行
される条件は、まず転送方向指定フリップ−フロップＤ
ＩＲ−Ｆ／Ｆ（第３図のアドレス４００１）が”　０　
”　　（Ｒｅａｄ）になっていることである。

このＤＩＲ−ＰＩＦからの′０″はゲートＧ１（アンド
ゲート）の一方の入力に印加されるので、もう一方の入
力に０”が入力されれば、該ゲートＧｌは開となる（注
二入力の小さいＯ印は否定論理を表す、以下同じ）。つ
まり、ゲートＧ１は、メモリＦＩＦＯがＦＵＬＬ状態で
なければ開となる。なおゲートＧ１の当該他方の入力は
、ラインＬ４を通して、メモリＦＩＦＯの端子ＦＩＬに
接続されている。

ゲートＧｌＯ開により、ゲートＧ３　　（オアゲート）
を介し、入出力装置ダイレクトメモリアクセス制御回路
ｒＤＭＡｃＴＬに起動がかかり、読出し指示信号ＲＤお
よび書込み指示信号ＷＴ′が送出され、制御回路１０Ｃ
ＴＬを読出しモード（Ｒ）に指定して、装置ＤＫＵから
のデータの読出しが開始する。逆にＷＴは書込み指示信
号を表し、ｌ０ＣＴＬ内のＷは書込みモードを表す。

か（して装置１ＺＤＫＵから読み出されたデータは、ラ
インＬ３を介し、セレクタＳＥＬを通してメモリＦＩＦ
Ｏに入る訳であるが、このときセレクタＳＥＬが入力端
子Ｓｌ側に切り換える条件は、読出し時である。なお、
セレクタＳＥＬの入力端子Ｓ３は、ラインＬ５を介し、
制御回路ＩＤＭＡＣＴＬより書込み指示信号ＷＴ’の供
給端子につながる。この場合、メモリＦＩＦＯも書込み
モード（Ｗ）でなければならないが、この条件は、ゲー
トＧ５（オアゲート）を通過する、入出力装置ダイレク
トメモリアクセス制御回路Ｉ［ＩＭ＾ＣＴＬからの上記
書込み指示信号ＷＴ’によって得られる。

メモリＦＩＦＯがＥＭＰＴＹ状態でなくなれば、こんど
は、メモリＦＩＦＯにストアした読出しデータを、出力
端子り。Ｕ、より共通バスＣ−ＢＵＳに送出することに
なる。この共通バスＣ−ＢＵＳへのストアデータの読出
しを行うには、まずメモリＦＩＦＯが読出しモード（Ｒ
）でなければならない。読出しモード（Ｒ）の設定は、
ダイレクトメモリアクセスモード制御回路ＤＭＡＣＴＬ
を起動することによって、読出し指示信号ＲＤを、ライ
ンＬ７およびゲートＧ４（オアゲート）を介し、メモリ
ＦＩＦＯに印加することにより行われる。

この場合、制御回路ＤＭＡＣＴＬの起動条件は、転送方
向指定フリップ−フロップＤＩＲ−Ｆ／Ｆの出力（今“
Ｏ”）を１つの入力とするゲートＧ６　（アンドゲート
）の他の３入力が全て０″であることであり、このゲー
トＧ６の開により、ゲー１−Ｇ９　（オアゲート）を通
して制御回路ＤＭＡＣＴＬが起動され、メモリＦＩＦＯ
よす共通バスＣ−ＢＵＳへのストアデータの転送が開始
する。

上記ゲートＧ６における上記の他の３入力には次の３種
の信号が印加される。第１は、ラインＬ９を介して時間
監視部ＴＩＭＳＶ　（ＴｉｍｅＳｕｐｅｒｖｉｓｏｒ）
より与えられる共通バス（Ｃ−ＢＵＳ）タイムアウト信
号、第２はラインＬＩＯを介してメモリＦＩＦＯの端子
ＥＭＰより与えられるＥＭＰＴＹ信号、第３はラインＬ
ｌｌを介して、制御レジスタＲＥＧ内のレジスタＷＣＲ
より与えられるＮＣＲ＝Ｏ信号である。これらの信号を
受信して、共通バスタイムアウトでなく、メモリＦＩＦ
ＯがＥＭＰＴＹ状態でなく、ワードカウント（ＷＣｌ２
）数がＯでないときに、ゲートＧ６が開となる。上記の
共通バスタイムアウトとは、共通バスＣ−ＢＵＳ側への
制御信号Ｓ　ＣＴＬのタイムアウトのことであり、制御
回路ＤＭＡＣＴＬが、メモリＦＩＦＯ内のストアデータ
を共通バスＣ−ＢＵＳに送出したい旨の表示を信号５ｃ
ＴＬによって行ったが、一定時間経過しても中央制御装
置ＣＣよりその応答が得られない場合のことである。

メモリＦＩＦＯよりデータが読出されるごとに、メモリ
アドレスレジスタＭＡＲの内容は、制御回路ＤＭＡＣＴ
Ｌにより＋１される。一方、ワードカウントレジスター
ＣＲの内容は順次−１される。制御回路ＤＭＡＣＴＬが
、共通バスＣ−ＢＵＳへのデータ送出を終了するのはそ
の−ＣＨの内容がＯになったときである。これは、デー
タの読出し時も書込み時も共通であり、ＷＣＲ−００情
報はゲー）Ｇ６にもＧ７にも共通に印加される。又、Ｗ
ＣＲ−０の情報の他に、メモリＦＩＦＯがＥＭＰＴＹで
ある旨の情報（読出し時）も、制御回路ＤＭＡＣＴＬの
起動解除に不可欠である。

書込み時の場合も同様に、あるデータ転送量が設定され
ているので、レジスターＣＲの内容がまだＯでないとき
は、入出力装置１０Ｃ側（ＩＩＭＡモードのマスク側）
から中央制御装置側（ＤＭＡモードのスレーブ側）へ次
々と装置ＤＫＵへの書込み要求が発生する。この書込み
要求は、転送方向指定フリ・ノブ−フロ・ノブＤＩＲ・
Ｆ／Ｆの出力が“１”、すなわち書込みモードであって
、この“１”を１つの入力とするゲートＧ７は、該ゲー
トＧ７の他の３入力に印加される３種の信号が共に０”
であると開となり、制御回路ＤＭＡＣＴＬに対し書込み
のための起動をかける。ここにいう３種の信号とは、Ｗ
ＣＲ＝０を示す情報、メモリＦＩＦＯがＦＵＬＬ状態で
あることを示す情報、ゲートＧ８からの共通バスタイム
アウトならびに共通パスパリティエラーを示す各情報で
あり、これらの否定論理がゲー）Ｇ７の当該３入力とな
る。なお、ゲートＧ８からの出力情報はマイクロプロセ
ッサμＰへの割込み情報ＩＮＴともなる。上記共通パス
パリティエラーを示す情報ＰＥは、パリティチェック部
ＰＴＹＣＨＫより出力され、該。

パリティチェック部ＰＴＹＣＨＫは、セレクタＳＥＬの
入力端子Ｓ２よりメモリＦＩＦＯの入力端子Ｄ１．．に
印加されるべき、共通バスＣ−ＢＵＳ上の書込みデータ
に対するパリティチェックを実行する。

ゲートＧ８の開によって、制御回路ＤＭＡＣＴＬは書込
み指示信号ＷＴを送出し、これをゲー）Ｇ５経出でメモ
リＦＩＦＯに印加して、書込みモード（Ｗ）とする。一
方、メモリＦＩＦＯの中味がＥＭＰＴＶでない限り、制
御回路ＩＤＭＡＣＴＬを起動し続けて書込み指示信号Ｗ
Ｔを制御回路ｌ０ＣＴＬへ送出することによりこれを書
込みモード（Ｗ）とする。なお、これ以前に、マイクロ
プロセッサμＰからディスク装置ＤＫＵに、制御回路ｌ
０ＣＴＬ経出で書込み指令が既に出されている。

（Ｆ）ＦＩＦＯの説明（第５図） ファーストインファーストアウトメモリＦＩＦＯは本発
明における重要な位置を占めるので、その−例を掲げて
おく。第５図はファーストインファーストアウトメモリ
ＦＩＦＯの一具体例を示す図である。本図中の記号り、
イ。

Ｄｏｕｔ　　、　Ｗ　、　Ｒ、ＦＵＬおよびＥＭＰにつ
いては第２図において説明したとおりである。書込みデ
ータ（Ｄｉ、、）は一旦メモリＭＥＭ内にストアされ、
最初に入ったものから順番に読出しデータ（Ｄ、、ｔ　
）として取り出される。これらの書込みおよび続出し操
作は、マルチプレクサＭＰＸからのアドレス信号によっ
て行われる。マルチプレクサＭＰＸは、書込みアドレス
カウンタＷＡＣ（Ｗｒｉｔｅ　Ａｄｄｒｅｓｓ　Ｃｏｕ
ｎｔｅｒ）又は続出しアドレスカウンタＲＡＣ（Ｒｅａ
ｄ　Ａｄｄｒｅｓｓ　Ｃ５，、−ｎ　ｔｅｒ）のカウン
タ信号を択一的に選択する。

カウンタＷＡＣは書込み指示信号ＷＴ　（第２図）が発
生するごとに＋１され、カウンタＲＡＣは読出し指示信
号ＲＤ（第２図）が発生するごとに＋１され、それぞれ
対応するデータが書き込まれ又読み出される。カウンタ
ＲＡＣの内容が予め定めた最大値になると比較器Ｃ肝（
Ｃｏｍｐａｒａ　ｔｏｒ）はＥＭＰＴＹ状態を示す信号
をＥＭＰ端子より送出し、逆にカウンターΔＣとカウン
タＲＡＣの内容が等しくなったときＦＵＬＬ状態を示す
信号をＦＬＩＬ端子より送出する・〔発明の効果〕 以上説明したように本発明によれば、安価且つ利用し易
いが低速であるという特徴をもったワンチップマイクロ
プロセッサを用いた入出力制御装置でありながら、その
ワンチップマイクロプロセッサの低速性をハードウェア
によって補い、実質的に高速な入出力制御装置が実現さ
れる。このハードウェアの代表はバッファメモリ、好ま
しくはファーストインファーストアウトメモリＦＩＦＯ
である。

本発明は磁気ディスク装置に限らず種々の入出力装置Ｉ
Ｏに適用できることは既述したとおりであるが、メモリ
ＦＩＦＯを用いることから、特に磁気ディスク装置を対
象とする場合に有益である。磁気ディスク装置は、多数
のセクタ゛によって区分され且つ高速で回転するディス
クに対し、固定の磁気ヘッドをもってアクセスするので
、連続セクタに対しアクセスする場合に第１のセクタの
アクセスが終わって第２のセクタのアクセスを始めるの
に、ディスクが１回転するのを待たなければならない。

このような不都合を解消するためにセクタインクリープ
という方式が広く用いられている。

しかし、アクセスの態様によってはこの方式でも十分対
処し切れず、結局、データが、共通バス上で待たされる
という事態が生ずることがある。この結果、アクセスの
流れが中断してしまう。ところがメモリＦＩＦＯの使用
により、複数セクタ分の瞬時取り込みおよび保持が可能
となり、セクタインタ弊リーブ方式が不要となるばかり
でなく、アクセスの流れが中断するということもあり得
ない。

なお、実施例ではメモリＦＩＦＯを書込みと読出しで共
用する場合を示したが、共通バスＣ−ＢＵＳから入出力
装置ｒＯへ向うデータの流れの中に下りＦＩＦＯを設け
、又、これとは逆の方向のデータの流れの中に上りＦＩ
ＦＯを設けるというように、メモリＦＩＦＯを分離して
も構わない。この方が転送制御が楽になる。しかし、当
然ハードウェア量は増加する。システム設計に応じてど
ちらにするか決めれば良い。

また、本実施例ではＴＯＣＴＬからの１回の終了割込み
に妻よりＩＯＣの動作を終了しているが、複数回のｌ０
ＣＴＬへの起動の終了により動作の終了を行っても良い
。たとえばＤＫＬＩにおいては、全てのセクタに対する
アクセスは１回のｌ０ＣＴＬへの起動では不可能であり
、複数回の起動にする必要がある。

【図面の簡単な説明】

第１図は本発明に係る入出力制御装置の原理ブロック図
、 第２図は第１図におけるメモリＦＩＦＯの周辺を詳細に
示す一実施例図、 第３図は入出力制御装置ＩＯＣ内のアドレスマツプの一
例を示す図、 第４Ａ図はＣＭＲへの書込みに伴う一連の動作を示すフ
ローチャート、 第４Ｂ図はｌ０ＣＴＬの終了割込みに伴う一連の動作を
示すフローチャート、 第４Ｃ図はＣ−ＢＵＳエラー発生に伴うステップを示す
図、 第５図はファーストインファーストアウトメモリＦＩＦ
Ｏの一具体例を示す図、 第６図はワンチップマイクロプロセッサを用いた従来の
入出力制御装置の一例を示す図、第７図はプログラムモ
ードデータレジスタＰＭＲＥＧのレジスタ構成を示す図
である。 ＩＯＣ・・・入出力制御装置、 ＣＣ・・・中央制御装置、 ＩＯ・・・入出力装置、 Ｃ−ＢＵＳ・・・共通バス、 μＰ・・・マイクロプロセッサ、 Ｔ−ＢＵＳ・・・内部バス、 １１ｉ−ＢＵＳ・・・外部バス、 ｒＯｃＴＬ・・・入出力装置制御回路、ＦＩＦＯ・・・
ファーストインファーストアウトメモリ、ＤＭ八へＴＬ
・・・ダイレクトメモリアクセスモード制御回路、 ＩＤＭＡＣＴＬ・・・入出力装置ダイレクトメモリアク
セス制御回路、 ＰＭＣＴＬ・・・プログラムモード制御回路、ＳＥＬ・
・・セレクタ、 ＩＤＭ八ＣへＬ・・・入出力装置ダイレクトメモリアク
セス制？！ＩＩ口関、 ＤＭＡＣＴＬ・・・ダイレクトメモリアクセスモード制
御回路、 Ｇｌ　、　Ｇ２　、　Ｇ３・・・第１の論理ゲート、Ｇ
６　、　Ｇ７　、　Ｇ８　、　Ｇ９・・・第２の論理ゲ
ート、ＰＴＹＣＨＫ・・・パリティチェ、７り部、ＴＩ
ＭＳＶ・・・時間監視部。

Claims (1)

1. 【特許請求の範囲】 １、共通バス（Ｃ−ＢＵＳ）を介して中央制御装置（Ｃ
   Ｃ）と接続するとともに、外部バス（Ｅ−ＢＵＳ）を介
   して入出力装置（ＩＯ）に接続し、中央制御装置（ＣＣ
   ）と入出力装置（ＩＯ）との間で授受されるデータの転
   送を制御するための装置であつて、少なくとも、中央制
   御装置（ＣＣ）から供給される各種情報を用いて、マイ
   クロプログラムを実行するマイクロプロセッサ（μＰ）
   と、 共通バス（Ｃ−ＢＵＳ）に接続し、プログラムモード下
   での転送制御を行うプログラムモード制御回路（ＰＭＣ
   ＴＬ）と、 外部バス（Ｅ−ＢＵＳ）に接続し、マイクロプロセッサ
   （μＰ）の指令により入出力装置（ＩＯ）を制御する入
   出力装置制御回路（ＩＯＣＴＬ）とを備え、ダイレクト
   メモリアクセスモードにより、入出力装置制御回路（Ｉ
   ＯＣＴＬ）と共通バス（Ｃ−ＢＵＳ）との間で前記デー
   タを転送せしめる入出力制御装置において、前記の転送
   データを一旦書き込んで読み出すバッファメモリと、 該バッファメモリと入出力装置制御回路（ＩＯＣＴＬ）
   との間における前記データの転送を制御する入出力装置
   ダイレクトメモリアクセス制御回路（ＩＤＭＡＣＴＬ）
   と、 前記バッファメモリと共通バス（Ｃ−ＢＵＳ）との間に
   おける前記データ転送を制御するダイレクトメモリアク
   セスモード制御回路（ＤＭＡＣＴＬ）と、を設け、マイ
   クロプロセッサ（μＰ）は、中央制御装置（ＣＣ）から
   前記データ転送要求があつたときは、プログラムモード
   制御回路（ＰＭＣＴＬ）を介し直接、割込みを受けて起
   動し、又、前記データ転送の終了時に、入出力装置制御
   回路（ＩＯＣＴＬ）からの終了割込みにより前記データ
   転送要求による前記の起動を解除することを特徴とする
   入出力制御装置。 ２、前記バッファメモリがファーストインファーストア
   ウトメモリ（ＦＩＦＯ）である特許請求の範囲第１項記
   載の入出力制御装置。 ３、前記ファーストインファーストアウトメモリ（ＦＩ
   ＦＯ）は、書込みデータの入力端子（Ｄｉｎ）と、読み
   出しデータの出力端子（Ｄｏｕｔ）と、書込みモードの
   指定を受ける端子（Ｗ）と、読出しモードの指定を受け
   る端子（Ｒ）と、前記転送データでＦＵＬＬになつてい
   ることを示す端子（ＦＵＬ）と、空であることを示す端
   子（ＥＭＰ）とを備え、 入出力装置制御回路（ＩＯＣＴＬ）は、入出力装置（Ｉ
   Ｏ）への書込みモードの指定を受ける端子（Ｗ）および
   読出しモードの指定を受ける端子（Ｒ）とを備え、 入出力装置ダイレクトメモリアクセス制御回路（ＩＤＭ
   ＡＣＴＬ）は、少なくともファーストインファーストア
   ウトメモリ（ＦＩＦＯ）の端子（ＦＵＬ）および端子（
   ＥＭＰ）の各出力を入力とする第１の論理ゲートの出力
   を制御入力として、メモリ（ＦＩＦＯ）の端子（Ｗ）又
   は端子（Ｒ）に印加すべき信号を生成するとともに、制
   御回路（ＩＯＣＴＬ）の端子（Ｗ）又は端子（Ｒ）に印
   加すべき信号を生成し、 ダイレクトメモリアクセスモード制御回路 （ＤＭＡＣＴＬ）は、少なくともメモリ（ＦＩＦＯ）の
   端子（ＦＵＬ）および端子（ＥＭＰ）の各出力および前
   記各種情報のうちの１つによつて指定された転送ワード
   数が零になつたことを示す情報（ＷＣＲ＝０）を入力と
   する第２の論理ゲートの出力を制御入力として、メモリ
   （ＦＩＦＯ）の端子（Ｗ）又は端子（Ｒ）に印加すべき
   信号を生成する特許請求の範囲第２項記載の入出力制御
   装置。 ４、共通バス（Ｃ−ＢＵＳ）から入出力装置（ＩＯ）に
   向う前記転送データも入出力装置（ＩＯ）から共通バス
   （Ｃ−ＢＵＳ）に向う前記転送データもともに単一のフ
   ァーストインファーストアウトメモリ（ＦＩＦＯ）に一
   旦バッファされる特許請求の範囲第３項記載の入出力制
   御装置。 ５、前記各種情報のうちの１つに含まれる転送方向指定
   情報（ＤＩＲ）を、前記第１の論理ゲートおよび前記第
   ２の論理ゲートの各入力とし、それぞれに対応する入出
   力装置ダイレクトメモリアクセス制御回路（ＩＤＭＡＣ
   ＴＬ）およびダイレクトメモリアクセスモード制御回路
   （ＤＭＡＣＴＬ）を書込みモード又は読出しモードに設
   定する特許請求の範囲第４項記載の入出力制御装置。 ６、前記第２の論理ゲートはさらにもう１つの入力、す
   なわちダイレクトメモリアクセスモード制御回路（ＤＭ
   ＡＣＴＬ）から共通バス（Ｃ−ＢＵＳ）に送出された制
   御信号（Ｓ＿Ｃ＿Ｔ＿Ｌ）に対して所定時間経過しても
   応答がなく、共通バスタイムアウトとなつたことを示す
   時間監視部（ＴＩＭＳＶ）からの入力を受信する特許請
   求の範囲第５項記載の入出力制御装置。 ７、前記第２の論理ゲートはさらにもう１つの入力、す
   なわち共通バス（Ｃ−ＢＵＳ）からの前記転送データに
   パリテイエラーが含まれていることを示すパリテイチェ
   ック部（ＰＴＹＣＨＫ）からの入力を受信する特許請求
   の範囲第６項記載の入出力制御装置。 ８、ファーストインファーストアウトメモリ（ＦＩＦＯ
   ）の入力端子（Ｄｉｎ）の前段にセレクタ（ＳＥＬ）を
   設け、セレクタ（ＳＥＬ）はダイレクトメモリアクセス
   モード制御回路（ＤＭＡＣＴＬ）によつて切換え制御さ
   れ、共通バス（Ｃ−ＢＵＳ）からの前記転送データ又は
   入出力装置（ＩＯ）からの転送データのいずれか一方を
   選択してメモリ（ＦＩＦＯ）にストアする特許請求の範
   囲第５項記載の入出力制御装置。 ９、前記各種情報のうちの１つに、共通バス（Ｃ−ＢＵ
   Ｓ）を通して中央制御装置（ＣＣ）側のメインメモリ上
   のどのアドレスに書き込むかを指定するメインメモリア
   ドレス情報を有し、該メインメモリ上のアドレスが、１
   転送データの送出ごとに、ダイレクトメモリアクセスモ
   ード制御回路（ＤＭＡＣＴＬ）によつて＋１される特許
   請求の範囲第５項記載の入出力制御装置。