JPS61265680A - ビツトマツプ画像表示制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ビットマツプメモリを用いてその内容をディスプレイ上
に表示するにあたって、画像の境界に対してのみドツト
データをビットマツプメモリに格納すると共に、ビット
マツプメモリから読み出したドツトデータから元の画像
のドツトデータを生成して表示するように構成し、メモ
リへの書き込みを簡単化することが開示されている。

〔産業上の利用分野〕

本発明は、ぬりつぶした画像に対する処理を高速に行う
ようにしたビットマツプ画像表示制御方式に関するもの
である。

〔従来の技術〕

従来、ドツトデータを用いて表した画像をビットマツプ
メモリに格納する場合、画像に対応する全てのドツトデ
ータをビットマツプメモリに書き込んでいた。そして、
ビットマツプメモリからビットデータを読み出して表示
していた。

〔発明が解決しようとする問題点〕

しかし、従来のように画像を表す全てのビットデータを
ビットマツプメモリに格納していたのでは、特にぬりつ
ぶされた部分の多い画像のビットデータを格納する場合
、非常に多量のビットデータを書き込まなければならず
、表示に多くの時間を要してしまうという問題点があっ
た。また、書き込みを行うプロセッサのオーバヘッドが
大きくなり、システム全体の効率を悪化させる原因とな
ってしまうという問題点があった。

〔問題点を解決するための手段〕

本発明は、前記問題点を解決するために、画像の境界に
対してのみドット・データをビットマツプメモリに格納
すると共に、ビットマツプメモリから読み出したドツト
データから元の画像のドツトデータを生成して表示して
いる。

以下第１図に示す本発明の原理的構成図を用いて説明す
る。図中、１はビットマツプメモリ、２は読み出した画
像データから元の画像データを生成する画像データ生成
部、３は元の画像を表すビットデータから当該画像の境
界のドツトデータのみを書き込むための書き込み制御部
、４はディスプレイを表す。

〔作用〕

第１図において、ビットマツプメモリ１には書き込み制
御部３によって、元の画像を表すビットデータのうち、
当該画像の境界に位置するビット例えば１つの水平走査
ライン上で左境界と右境界との２ビツトのみが書き込ま
れる。

画像データ生成部２は、ビットマツプメモリ１から読み
出した画像データから、元の画像データを生成するため
のものである。そして、生成された画像データはディス
プレイ４に供給されて表示される。このため、ぬりつぶ
した部分の多い画像の場合には、高速にビットマツプメ
モリ１に格納して表示させることができる。

〔実施例〕

第２図は本発明の１実施例構成図を示す。図中、２−１
はシフトレジスタ、２−２はＪＫ−ＦＦ、２−３は遅延
回路、２−４はＡＮＤ回路、５は同期信号発生回路を表
す。尚、１．２は第１図に示すものに対応している。

第２図において、ビットマツプメモリエから読み出され
た画像データはシフトレジスタ２−１に格納される。そ
して、同期信号発生回路５がら供給されたビデオ信号ク
ロックにいわば同期して順次シリアルの画像データに変
換され、ＪＫ−ＦＦ２−２のクロック入力端子に供給さ
れる。これにより、ＪＫ−ＦＦ２−２のクロック入力端
子にシリアルの画像データ中の論理「１」が供給される
毎に、当該ＪＫ−ＦＦ２−２の出力“Ｑ″がら出力され
る信号が“０”から“１”、あるいは“１”°から“０
”に反転される。尚、ＪＫ−ＦＦ２−２のクリア端子に
は、水平同期信号が供給され、１ラインが表示される毎
にクリア（リセット）される。そして、ＪＫ−ＦＦ２−
２の出力信号と、同期信号発生回路５によって生成され
たビデオ信号クロックを遅延回路２−３を介して遅延さ
せた信号とがＡＮＤ回路２−４に供給される。これによ
り、論理積演算が実行され、元の画像データに復元され
たビデオ信号が送出される。以下順次詳細に説明する。

第３図は本発明の詳細な説明する概念説明図を示し、第
３図（イ）は元の画像データ、第３図（ロ）は第３図（
イ）に示す元の画像データから画像の水平方向（走査方
向）の境界のみのドツトデータを抽出してビットマツプ
メモリ１に格納した画像データ、第３図（ハ）は第３図
（ロ）に示す境界のみのドツトデータを格納したものか
ら元の画像データを復元してディスプレイ４上に表示し
たものを示す。なお斜線部分は例えば黒ドツトを表して
いる。

第４図は第２図図示構成の動作を説明するタイミングチ
ャートを示す。

第４図において、水平同期信号によって第２図に示すＪ
Ｋ−ＦＦ２−２がクリア（リセット）される。ビデオ信
号クロックがシフトレジスタ２−１および遅延回路２−
３を介してＡＮＤ回路２−４に供給される。そして、シ
フトレジスタ２−１からビデオ信号クロックに同期する
態様で出力されたシリアルデータがＪＫ−ＦＦ２−２の
クロ・７り端子に供給される。これにより、ＪＫ−ＦＦ
出力信号が図に示すように出力される。この際、当該Ｊ
Ｋ−ＦＦ２−２による遅延を゛補償するために遅延回路
２−３が設けである。そして、ＪＫ−ＦＦ出力信号と、
遅延回路２−３を介して入力されたビデオ信号クロック
との論理積演算がＡＮＤ回路２−４によって実行され、
第４図に示すビデオ出力信号として出力される。

第５図は本発明に係わるビットマツプメモリおよび表示
の構成例を示す。

第５図（イ）は、ビットマツプメモリｌに１ライン分の
画像データ（ビデオ信号）を記憶させるものを示す。図
中アドレスｍに格納された１語（ｋビット）の例えばＭ
ＳＢおよびＬＳＢに画像データの境界を示す“１”を夫
々格納する。この場合、本発明によってディスプレイ４
上に表示される態様は、第５図（ロ）に示すように、ア
ドレスｍの１語を構成するビット＃０からビット＃ｋま
でが全て例えば黒で表示される。

第６図は本発明に係わるビットマツプメモリへの書き込
み構成図を示す。図中、６はホスト計算機バス、７はラ
スク選択レジスタ、８はドツト位・　　置選択レジスタ
、９は加算器、１０はメモリアドレスレジスタ、１１は
マルチプレクサ、１２はメモリデータレジスタ、１３は
タイミング発生回路を表す。

第６図において、ホスト計算機はホスト計算機バス６を
介してラスク選択レジスタ７およびドツト位置選択レジ
スタ８に夫々所定のデータを書き込む。そして、タイミ
ング発生回路１３に対して始動信号を通知する。これに
より、タイミング発生回路１３が起動され、以下説明す
る動作が順次実行される。

第１に、ラスク選択レジスタ７の内容およびドツト位置
選択レジスタｓ中の語アドレス部分を夫々加算器９に入
力して加算する。加算した結果をメモリアドレスレジス
タ１０に格納する。

第２に、ドツト位置選択レジスタ８に格納されている語
内ドフト位置部分をマルチプレクサ１１を用いてマルチ
プレクサすることにより、当該ビットをメモリデータレ
ジスタ１２にセットする。

第３に、メモリアドレスレジスタ１０に格納したアドレ
スを用いて、メモリデータレジスタ１２にセントした内
容をビットマップメモリ１に書き込む。

以上のような手順によって、例えば第５図（イ）に示す
ような画像データがビットマツプメモリ１に書き込まれ
る。

第７図は第６図に示すドツト位置選択レジスタの構成例
を示す。これは、ピント＃０ないし＃３にドツト位置部
分を示すデータを格納してあり、１語が２の４乗、即ち
１６ビントであることを表している。また、ビット＃４
ないし＃９に語アドレス部分を示すデータを格納してあ
り、１ラスクを構成する語が２の６乗、即ち６４語であ
ることを表している。

〔発明の効果〕

以上説明したように、本発明によれば、画像の境界に対
してのみドツトデータをビットマツプメモリに格納する
と共に、ビットマツプメモリから読み出したドツトデー
タから元の画像のドツトデータを生成して表示する構成
を採用しているため、広範囲にぬりつぶされた画像を少
ない書き込み回数でビットマツプメモリ１に格納するこ
とが可能となり、画像を高速に表示したり、あるいは画
像を高速に変更したりすることができる。更に、表示、
変更等に要する時間が短縮されるため、プロセッサのオ
ーバーヘッドを軽減することができる。

【図面の簡単な説明】

第１図は本発明の原理的構成図、第２図は本発明の１実
施例構成図、第３図は本発明の詳細な説明する概念説明
図、第４図は第２図図示構成の動作を説明するタイミン
グチャート、第５図は本発明に係るビットマツプメモリ
および表示の構成例、第６図は本発明に係るビットマツ
プメモリへの書き込み構成図、第７図は第６図に示すド
ツト位置選択レジスタの構成例を示す。 図中、１はビットマツプメモリ、２は画像データ生成部
、３は書き込み制御部、４はディスプレイを表す。

Claims (1)

1. 【特許請求の範囲】 ビデオマップメモリに格納したイメージ・データを読出
   してディスプレイ上に表示する表示制御方式において、 画像の境界に対してのみ当該画像のドット・データを格
   納するビットマップメモリ（１）と、ビットマップメモ
   リ（１）から読み出したドットデータから上記境界で挟
   まれる内部を埋めた元の画像のドットデータを生成する
   画像データ生成部（２）とを備え、 画像データ生成部（２）によって生成されたビットデー
   タを送出して表示するよう構成したことを特徴とするビ
   ットマップ画像表示制御方式。