JPS61267996A - デコ−ダ回路 - Google Patents
デコ−ダ回路Info
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- JPS61267996A JPS61267996A JP60294271A JP29427185A JPS61267996A JP S61267996 A JPS61267996 A JP S61267996A JP 60294271 A JP60294271 A JP 60294271A JP 29427185 A JP29427185 A JP 29427185A JP S61267996 A JPS61267996 A JP S61267996A
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- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 230000015654 memory Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 5
- 230000005669 field effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052811 halogen oxide Inorganic materials 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ、特に紫外線照射等にょシメモリ
内容を消去可能な相補型絶縁ゲート電界効果トランジス
タ（以下ＣＭＩ８という。）による不揮発性半導体メモ
リのデコーダ回路に関する。
内容を消去可能な相補型絶縁ゲート電界効果トランジス
タ（以下ＣＭＩ８という。）による不揮発性半導体メモ
リのデコーダ回路に関する。
一般に紫外線照射等にょシメモリ内容を消去可能な不揮
発性半導体メモリ（以下、ＥＦＲＯＭという。）は、そ
のメモリセルが通常の絶縁ゲート電界効果トランジスタ
（以下、トランジスタという。）と異なハ酸化腹中に浮
遊ゲートを埋め込んであ。
発性半導体メモリ（以下、ＥＦＲＯＭという。）は、そ
のメモリセルが通常の絶縁ゲート電界効果トランジスタ
（以下、トランジスタという。）と異なハ酸化腹中に浮
遊ゲートを埋め込んであ。
シ、ソースは接地、そしてド°レインおよび選択ゲート
に高電圧を印加し、ドレインでアバランシェブレークダ
ウンを起こし、そのピンチオフ領域から浮遊ゲートへホ
ットエレクトロンを注入シ、充電することによりメモリ
七ルのしきい値電圧を変化させることで、書込みが行な
われる。
に高電圧を印加し、ドレインでアバランシェブレークダ
ウンを起こし、そのピンチオフ領域から浮遊ゲートへホ
ットエレクトロンを注入シ、充電することによりメモリ
七ルのしきい値電圧を変化させることで、書込みが行な
われる。
従来、選択ゲートに高電圧印加するデコーダ回路として
、第３図のような高電圧印加回路を持つ九回路が使われ
ている。この回路において、高電圧印加部は１２はＮチ
ャネルトランジスタＱ１ｇとディプレジ目ン型トランジ
スタＱＩＢで形成され、Ｍｌｌが選択されたメモリセル
である。又ＰチャネルトランジスタＱｏ、Ｎチャネルト
ランジスタＱｔｓとディプレジ冒ン型トランジスタＱｓ
４とでバッファ部１１を形成している。
、第３図のような高電圧印加回路を持つ九回路が使われ
ている。この回路において、高電圧印加部は１２はＮチ
ャネルトランジスタＱ１ｇとディプレジ目ン型トランジ
スタＱＩＢで形成され、Ｍｌｌが選択されたメモリセル
である。又ＰチャネルトランジスタＱｏ、Ｎチャネルト
ランジスタＱｔｓとディプレジ冒ン型トランジスタＱｓ
４とでバッファ部１１を形成している。
今、制御信号ＣＸＳに書込み電圧Ｖｐｐレベルの電圧が
印加され、デコーダ出力Ｉ）ｔｔが接地レベルとすると
、トランジスタＱｘｓは導通し、トランジスタＱ１！が
非導通となる為、選択ゲートラインＸｌすなわちメモリ
セルＭ！Ｈの選択ゲート電位がＶＰＰレベル近くまで上
げられ、ディジットラインに高電圧が印加されると、メ
モリセルＭｌｌは書込み動作に入る。このとき、制御信
号Ｃ１ｌは接地レベルにあ〕、トランジスタＱ１４を非
導通にし、Ｖｐｐラインから電源Ｖｃｃラインへの電流
を抑制する。一方メそリセルＭ１１が非選択時には、デ
コーダ出力ＤｌｌはＶｃｃレベルになる為、トランジス
タＱ１雪は導通し、選択ゲートラインＸ１は接地レベル
罠なる為、書込みは行なわれない。このとき、トランジ
スタＱ１ｇによってＶＰＰラインから接地への電流を抑
制している。
印加され、デコーダ出力Ｉ）ｔｔが接地レベルとすると
、トランジスタＱｘｓは導通し、トランジスタＱ１！が
非導通となる為、選択ゲートラインＸｌすなわちメモリ
セルＭ！Ｈの選択ゲート電位がＶＰＰレベル近くまで上
げられ、ディジットラインに高電圧が印加されると、メ
モリセルＭｌｌは書込み動作に入る。このとき、制御信
号Ｃ１ｌは接地レベルにあ〕、トランジスタＱ１４を非
導通にし、Ｖｐｐラインから電源Ｖｃｃラインへの電流
を抑制する。一方メそリセルＭ１１が非選択時には、デ
コーダ出力ＤｌｌはＶｃｃレベルになる為、トランジス
タＱ１雪は導通し、選択ゲートラインＸ１は接地レベル
罠なる為、書込みは行なわれない。このとき、トランジ
スタＱ１ｇによってＶＰＰラインから接地への電流を抑
制している。
しかし、この回路はトランジスタＱｔ４．Ｑｔｓがディ
プレジ冒ン型トランジスタである為、製造工程が増すこ
と、更にトランジスタＱ１ｉはＶＰＰラインから接地へ
の電流を抑制する為にあシ、ゲート長を非常−大きくと
シ高抵抗にする必要があ）、レイアウトスペース増大を
招き、チップサイズへの影響も大きいという欠点がある
。
プレジ冒ン型トランジスタである為、製造工程が増すこ
と、更にトランジスタＱ１ｉはＶＰＰラインから接地へ
の電流を抑制する為にあシ、ゲート長を非常−大きくと
シ高抵抗にする必要があ）、レイアウトスペース増大を
招き、チップサイズへの影響も大きいという欠点がある
。
従って、本発明の目的は、上記欠点を除去したＣＭＩＳ
型ＢＦＲＯＭのデコーダ回路を提供することにある。
型ＢＦＲＯＭのデコーダ回路を提供することにある。
本発明のデコーダ回路は、デコーダ出力により第１の電
圧レベルあるいは第２の電圧レベルを出力するバッファ
部と、該バッファ部の出力と選択ゲートラインとの間に
設けた転送ゲートと、ゲートに制御信号が印加される第
１のＰチャネル型トツンジスタとゲートに定電圧が印加
される第２のＰチャネル型トランジスタとを前記選択ゲ
ートラインと書込み電圧ラインとの間に直列に設けた高
電圧印加部と、前記定電圧発生の為の定電圧発生回路と
を有している。
圧レベルあるいは第２の電圧レベルを出力するバッファ
部と、該バッファ部の出力と選択ゲートラインとの間に
設けた転送ゲートと、ゲートに制御信号が印加される第
１のＰチャネル型トツンジスタとゲートに定電圧が印加
される第２のＰチャネル型トランジスタとを前記選択ゲ
ートラインと書込み電圧ラインとの間に直列に設けた高
電圧印加部と、前記定電圧発生の為の定電圧発生回路と
を有している。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
本実施例は、デコーダ出力Ｉ）ｓｔにより第１の電圧レ
ベルとしての電源Ｖｃｃレベルあるいは第２の電圧レベ
ルとしての接地レベルを出力するＰチャネル型トランジ
スタＱ２１とＮチャネル製トランジスタＱｕとよシなる
バッファ部２１と、バッファ部２１の出力と選択ゲート
ラインＸ２の間に設けた制御信号Ｃａｔがグー）ＩＣ印
加されるＮチャネルトランジスタＱｚｓからなる転送ゲ
ートと、制御信号Ｃ２２がゲートに印加されるＰチャネ
ル槃トランジスタＱＣｓと更にグー）Ｋ定電圧ｖｏが印
加されるＰチャネル型トランジスタＱｚ４とを、選択ゲ
ート２インＸ鵞と書込み電圧ＶＰＰラインとの間に直列
に設けた高電圧印加部２２と、定電圧ｖｏ発生の為の定
電圧発生回路部１３とを含んでいる。なお第１図におい
てＭ２１はメモリである。
ベルとしての電源Ｖｃｃレベルあるいは第２の電圧レベ
ルとしての接地レベルを出力するＰチャネル型トランジ
スタＱ２１とＮチャネル製トランジスタＱｕとよシなる
バッファ部２１と、バッファ部２１の出力と選択ゲート
ラインＸ２の間に設けた制御信号Ｃａｔがグー）ＩＣ印
加されるＮチャネルトランジスタＱｚｓからなる転送ゲ
ートと、制御信号Ｃ２２がゲートに印加されるＰチャネ
ル槃トランジスタＱＣｓと更にグー）Ｋ定電圧ｖｏが印
加されるＰチャネル型トランジスタＱｚ４とを、選択ゲ
ート２インＸ鵞と書込み電圧ＶＰＰラインとの間に直列
に設けた高電圧印加部２２と、定電圧ｖｏ発生の為の定
電圧発生回路部１３とを含んでいる。なお第１図におい
てＭ２１はメモリである。
次に第２図に示す動作タイミングチャートを参照して本
実施例の動作について説明する。
実施例の動作について説明する。
制御信号Ｃ２２は、書込み動作時板外はＶｐｐレベルに
なってお）、トランジスタＱｕはオフとなシ、選択ゲー
トラインＸ３へのＶＰＰラインからの影響をし中断して
いる。従って読出し時においては、選択ゲート２インＸ
雪すなわちメモリセルＭ、１の選択ゲートは選択時Ｖｃ
ｃレベル、非選択時接地レベルとなる。又、制御信号Ｃ
２１は常時Ｖｃｃレベルとｆｋ−ｐている。従って、メ
モリセルの読出し時動作は通常と変シない。
なってお）、トランジスタＱｕはオフとなシ、選択ゲー
トラインＸ３へのＶＰＰラインからの影響をし中断して
いる。従って読出し時においては、選択ゲート２インＸ
雪すなわちメモリセルＭ、１の選択ゲートは選択時Ｖｃ
ｃレベル、非選択時接地レベルとなる。又、制御信号Ｃ
２１は常時Ｖｃｃレベルとｆｋ−ｐている。従って、メ
モリセルの読出し時動作は通常と変シない。
今、メモリセルＭ！Ｋに書込みを行なうとした時、制御
信号Ｃｔ２は接地レベルにし、トランジスタＱｓは導通
される。デコーダ出力Ｉ）ｚｔが接地レベルであれば、
トランジスタＱ２２は非導通となシ、選択ゲートライン
Ｘ冨はＶＰＰレベル近くまで上昇する。
信号Ｃｔ２は接地レベルにし、トランジスタＱｓは導通
される。デコーダ出力Ｉ）ｚｔが接地レベルであれば、
トランジスタＱ２２は非導通となシ、選択ゲートライン
Ｘ冨はＶＰＰレベル近くまで上昇する。
ここで、ディジットラインに高電圧が印加されると、メ
モリセルＭ２１は書込み動作に入る。この時トランジス
タ（ｓｈｓは非導通であｐ、ＶｐｐラインからＶｃｃラ
インへの電流は抑制される。
モリセルＭ２１は書込み動作に入る。この時トランジス
タ（ｓｈｓは非導通であｐ、ＶｐｐラインからＶｃｃラ
インへの電流は抑制される。
一方、トランジスタＱｘ４は、定電圧発生回路部１３の
出力である定電圧ｖｏがそのゲートに印加され、定電圧
ｖｏの電圧レベルがＶＰＰに比べ低い（ＶＰＰ−α）な
る電圧に設定されている為、導通状態にあるが、非常に
高抵抗素子として働いている。
出力である定電圧ｖｏがそのゲートに印加され、定電圧
ｖｏの電圧レベルがＶＰＰに比べ低い（ＶＰＰ−α）な
る電圧に設定されている為、導通状態にあるが、非常に
高抵抗素子として働いている。
従って、デコーダ出力ＤｊｌｌがＶｃｃレベルの場合１
、トランジスタＱｎが導通し、更にトランジスタＱｚｓ
も導通し選択ゲートラインが接地レベルの非選択時にお
いて、ＶＰＰラインから接地への電流を非常に小さくす
ることが出来る。
、トランジスタＱｎが導通し、更にトランジスタＱｚｓ
も導通し選択ゲートラインが接地レベルの非選択時にお
いて、ＶＰＰラインから接地への電流を非常に小さくす
ることが出来る。
また、高電圧印加部１２がＰチャネル型トランジスタで
構成されている為、そのソース、ドレインの層抵抗の点
においても、Ｎチャネル屋に比べ大きい為、トランジス
タＱｕ、Ｑ−のトランジスタの大きさも極めて小さく出
来る。また、定電圧発生回路１３も１側設ければよく、
スペース的な問題はない。
構成されている為、そのソース、ドレインの層抵抗の点
においても、Ｎチャネル屋に比べ大きい為、トランジス
タＱｕ、Ｑ−のトランジスタの大きさも極めて小さく出
来る。また、定電圧発生回路１３も１側設ければよく、
スペース的な問題はない。
第４図に第１図の回路の具体的構成を示す。
アドレス出力ａ６−ｗａｉが入力されるＮＡＮＤの出力
がＡＸ！〜ＡＸ、によってさらに選別されＸ２１〜Ｘ鵞
４の何れかが選択されるデコーダ回路であって、今との
ＮＡＮＤの出力が”’ Ｌ Ｏｆ ’レベルの時はＡＸ
。
がＡＸ！〜ＡＸ、によってさらに選別されＸ２１〜Ｘ鵞
４の何れかが選択されるデコーダ回路であって、今との
ＮＡＮＤの出力が”’ Ｌ Ｏｆ ’レベルの時はＡＸ
。
〜ＡＸ、に接続するＰチャネルトランジスタは全てオン
している。またＡＸ１〜ＡＸ４の伺かは＠Ｈｉｇｈ ″
レベルであるから、もし、ＡＸ、が＠Ｈｉｇｈ”レベル
であれば人Ｘ、〜ＡＸ４は＠Ｌ ｏｗ”であシ、ＡＸｌ
は“Ｌｏｗ”レベルとなるからＸ２１が選択されて”Ｈ
ｉｇｈ’レベルになる。一方ＡＸ、〜ＡＸ４は＠Ｈｉｇ
ｈ’レベルであるから、これら信号の入力されるＮチャ
ネルトランジスタはオンし、Ｘ、、Ｘ、４は＠Ｌｏｗ”
レベルで非選択状態にあるととくなる。
している。またＡＸ１〜ＡＸ４の伺かは＠Ｈｉｇｈ ″
レベルであるから、もし、ＡＸ、が＠Ｈｉｇｈ”レベル
であれば人Ｘ、〜ＡＸ４は＠Ｌ ｏｗ”であシ、ＡＸｌ
は“Ｌｏｗ”レベルとなるからＸ２１が選択されて”Ｈ
ｉｇｈ’レベルになる。一方ＡＸ、〜ＡＸ４は＠Ｈｉｇ
ｈ’レベルであるから、これら信号の入力されるＮチャ
ネルトランジスタはオンし、Ｘ、、Ｘ、４は＠Ｌｏｗ”
レベルで非選択状態にあるととくなる。
制御信号ＣＯは書き込み動作時以外はＶＰＰレベルにな
っているため、ＱＷＩ〜Ｑｓｓはオフしておル、Ｘ□ハ
ｖＣＣレヘル、 Ｘ ｕ −Ｘ ｚａ Ｆｉ 接地レベ
ルドナっている。
っているため、ＱＷＩ〜Ｑｓｓはオフしておル、Ｘ□ハ
ｖＣＣレヘル、 Ｘ ｕ −Ｘ ｚａ Ｆｉ 接地レベ
ルドナっている。
書き込み動作時はＣｎは接地レベルになってＱ ｍｌ−
Ｑ ｚａ４はオンすルトトモニ、Ｖ、がＶｐｐレベルか
ら（ＶＰＰ−α）レベルに変位するため、Ｘ２１はＶＰ
Ｐレベルに上昇し、Ｘｎ−Ｘ２４のラインは接地レベル
にあるため、ＶＰＰから接地への電流経路ができること
になるが、■ｏが（ＶＰＰ−α）のレベルであるためＱ
ｕｚ〜Ｑ２４４高抵抗素子としての役割シをし、電流は
抑制され−ライン当多数μＡ程度になる。
Ｑ ｚａ４はオンすルトトモニ、Ｖ、がＶｐｐレベルか
ら（ＶＰＰ−α）レベルに変位するため、Ｘ２１はＶＰ
Ｐレベルに上昇し、Ｘｎ−Ｘ２４のラインは接地レベル
にあるため、ＶＰＰから接地への電流経路ができること
になるが、■ｏが（ＶＰＰ−α）のレベルであるためＱ
ｕｚ〜Ｑ２４４高抵抗素子としての役割シをし、電流は
抑制され−ライン当多数μＡ程度になる。
第５図は、定電圧発生回路の実施例であシ、制御信号Ｃ
２２によって、その反転信号Ｃｕが入力されｖｏ倍信号
出力するものである。書き込み時以外ではＣ２１は接地
レベルであるためＱ４はオフｓ ＱｌがオンＬ、Ｖｏは
ＶＰＰレベルになりている。従って第４図のＱ２４１〜
Ｑ２４４はオフしている。
２２によって、その反転信号Ｃｕが入力されｖｏ倍信号
出力するものである。書き込み時以外ではＣ２１は接地
レベルであるためＱ４はオフｓ ＱｌがオンＬ、Ｖｏは
ＶＰＰレベルになりている。従って第４図のＱ２４１〜
Ｑ２４４はオフしている。
一方、書き込み時ＣＺＸはＶＰＰレベルとな’）、Ｑｚ
はオフし、Ｑａがオンする。ここで、Ｑｌ ＃ Ｑｓ＊
Ｑａカオンし、Ｖ、は（ＶＰＰ−ａ）、Ｃ実際Ｖｐｐ
が２１Ｖの場合でαは２〜３ｖ程度）になる。ここで、
Ｑｌはプロセス上のバラツキを考慮して、第４図のＱｕ
ｔ〜Ｑ２４４のトランジスタと同じ大きさにし％ＱＳは
ＶＰＰから接地への電流制御することになる。Ｑ ｔ
ｅＱ２はＰチャネルトランジスタｓＱｓはＮチャネルデ
ィブレジョン・トランジスタｓ ＱａはＮチャネルトラ
ンジスタである。
はオフし、Ｑａがオンする。ここで、Ｑｌ ＃ Ｑｓ＊
Ｑａカオンし、Ｖ、は（ＶＰＰ−ａ）、Ｃ実際Ｖｐｐ
が２１Ｖの場合でαは２〜３ｖ程度）になる。ここで、
Ｑｌはプロセス上のバラツキを考慮して、第４図のＱｕ
ｔ〜Ｑ２４４のトランジスタと同じ大きさにし％ＱＳは
ＶＰＰから接地への電流制御することになる。Ｑ ｔ
ｅＱ２はＰチャネルトランジスタｓＱｓはＮチャネルデ
ィブレジョン・トランジスタｓ ＱａはＮチャネルトラ
ンジスタである。
以上、詳細に説明したとおシ、本発明のＣＭＩＳ２型Ｅ
ＰＲＯＭのデコーダ回路は、製造工程を増すことなく、
更に大きなレイアウトスペースを必要とせず、低コスト
で高信頼度のＣＭＩＳ型ＥＰＲＯＭが得られるという効
果を有している。
ＰＲＯＭのデコーダ回路は、製造工程を増すことなく、
更に大きなレイアウトスペースを必要とせず、低コスト
で高信頼度のＣＭＩＳ型ＥＰＲＯＭが得られるという効
果を有している。
第１図は本発明の一実施例を示す回路図、第２図はその
動作タイミングチャート、第３図は従来のデコーダ回路
の一例を示す回路図である。第４図は第１図の回路の具
体的構成を示す回路図、第５図は定電圧発生回路を示す
図である。 ２１・・・・・・バッファ部、２２・・・・・・高電圧
印加部、２３・・・・・・定電圧発生回路、 Ｃ２１、
Ｃ２２・・・・・・制御信号、Ｉ）ｚｔ・・・・・・デ
コーダ出力、Ｍ２１・・・・・・メモリセル％Ｑ２１゜
Ｑ ＊ａ ｅ Ｑ ２５・・・・・・Ｐチャネル型組縁
ゲート電界効果トランジスタｓＱｕ、Ｑｕ・・・・・・
Ｎチャネル型絶縁ゲート電界効果トランジスタ、Ｘ２・
・・・・・選択ゲートライン、■ｏ・・・・・・定電圧
、Ｖｃｃ・・・・・・電源、Ｖｐｐ・・・・・・書込み
電源。 第１図 第３図 句″ゞ 句
動作タイミングチャート、第３図は従来のデコーダ回路
の一例を示す回路図である。第４図は第１図の回路の具
体的構成を示す回路図、第５図は定電圧発生回路を示す
図である。 ２１・・・・・・バッファ部、２２・・・・・・高電圧
印加部、２３・・・・・・定電圧発生回路、 Ｃ２１、
Ｃ２２・・・・・・制御信号、Ｉ）ｚｔ・・・・・・デ
コーダ出力、Ｍ２１・・・・・・メモリセル％Ｑ２１゜
Ｑ ＊ａ ｅ Ｑ ２５・・・・・・Ｐチャネル型組縁
ゲート電界効果トランジスタｓＱｕ、Ｑｕ・・・・・・
Ｎチャネル型絶縁ゲート電界効果トランジスタ、Ｘ２・
・・・・・選択ゲートライン、■ｏ・・・・・・定電圧
、Ｖｃｃ・・・・・・電源、Ｖｐｐ・・・・・・書込み
電源。 第１図 第３図 句″ゞ 句
Claims (2)
- （１）デコーダ出力により第１の電圧レベルあるいは第
２の電圧レベルを出力するバッファ部と、該バッファ部
の出力と選択ゲートラインの間に設けた転送ゲートと、
ゲートに制御信号が印加される第１のＰチャネル型トラ
ンジスタとゲートに定電圧が位加される第２のＰチャネ
ル型トランジスタとを前記選択ゲートラインと書込み電
圧ラインとの間に直列に設けた高電圧印加部と、前記定
電圧発生の為の定電圧発生回路部と含むことを特徴とす
る不揮発性半導体メモリのデコーダ回路。 - （２）書込み電圧より低い電圧を定電圧として発生する
定電圧発生回路を有する特許請求の範囲第（１）項記載
の不揮発半導体メモリのデコーダ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59-277434 | 1984-12-28 | ||
| JP27743484 | 1984-12-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61267996A true JPS61267996A (ja) | 1986-11-27 |
| JPH0746515B2 JPH0746515B2 (ja) | 1995-05-17 |
Family
ID=17583505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29427185A Expired - Lifetime JPH0746515B2 (ja) | 1984-12-28 | 1985-12-25 | デコ−ダ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4710900A (ja) |
| EP (1) | EP0186907B1 (ja) |
| JP (1) | JPH0746515B2 (ja) |
| DE (1) | DE3584362D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH097381A (ja) * | 1995-06-22 | 1997-01-10 | Nec Corp | 半導体装置 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1214607B (it) * | 1985-05-14 | 1990-01-18 | Ates Componenti Elettron | Circuito di precarica per linee di riga di un sistema di memoria, in particolare a celle programmabili. |
| US5050124A (en) * | 1986-09-30 | 1991-09-17 | Kabushiki Kaisha Toshiba | Semiconductor memory having load transistor circuit |
| FR2605447B1 (fr) * | 1986-10-20 | 1988-12-09 | Eurotechnique Sa | Memoire non volatile programmable electriquement |
| FR2606199B1 (fr) * | 1986-11-04 | 1988-12-09 | Eurotechnique Sa | Circuit integre du type circuit logique comportant une memoire non volatile programmable electriquement |
| JP2589076B2 (ja) * | 1987-01-14 | 1997-03-12 | 日本テキサス・インスツルメンツ株式会社 | 記憶装置 |
| FR2609831B1 (fr) * | 1987-01-16 | 1989-03-31 | Thomson Semiconducteurs | Circuit de lecture pour memoire |
| JPH0772996B2 (ja) * | 1987-01-31 | 1995-08-02 | 株式会社東芝 | 不揮発性半導体メモリ |
| JPH0777078B2 (ja) * | 1987-01-31 | 1995-08-16 | 株式会社東芝 | 不揮発性半導体メモリ |
| JPS63251999A (ja) * | 1987-04-08 | 1988-10-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US4885719A (en) * | 1987-08-19 | 1989-12-05 | Ict International Cmos Technology, Inc. | Improved logic cell array using CMOS E2 PROM cells |
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