JPS61269417A - 相補ｍｏｓ形半導体集積回路 - Google Patents
相補ｍｏｓ形半導体集積回路Info
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- JPS61269417A JPS61269417A JP60110713A JP11071385A JPS61269417A JP S61269417 A JPS61269417 A JP S61269417A JP 60110713 A JP60110713 A JP 60110713A JP 11071385 A JP11071385 A JP 11071385A JP S61269417 A JPS61269417 A JP S61269417A
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- Japan
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- resistor
- integrated circuit
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補Ｍ（ＪＳ形半導体集積回路に関し、特にこ
の相補ＭＯＳ形半導体集積回路のラッチアップによる破
壊防止に関する。
の相補ＭＯＳ形半導体集積回路のラッチアップによる破
壊防止に関する。
従来の相補ＭＯＳ形半導体集積回路では、電源端子と電
源線はアルミニウム等の導電体によって直接接続されて
いた。
源線はアルミニウム等の導電体によって直接接続されて
いた。
上述した従来の相補Ｍ ＯＳ形半導体集積回路は電源端
子と電源線が直接接続されているので、集積回路内部で
ラッチアップが起きると大きな電流が流れ集積回路が破
壊されるという欠点がある。
子と電源線が直接接続されているので、集積回路内部で
ラッチアップが起きると大きな電流が流れ集積回路が破
壊されるという欠点がある。
次に第２図の断面図を用いてラッチアノゾ現象を説明す
る。第２図においてＰ型基板１１内にはＮｕのウェル領
域１２が形成されている。このウェル領域１２内にはＰ
チャネルＭＯｆ９ＦＥＴ １３のドレイン、ソースとな
るＰ＋型領域１４．１５およびウェル領域１２からコン
タクトを取るためのＮ＋型領領域１６形成され、さらに
Ｐ＋型領域１４゜１５間の表面上にはゲート電極１７が
形成される。
る。第２図においてＰ型基板１１内にはＮｕのウェル領
域１２が形成されている。このウェル領域１２内にはＰ
チャネルＭＯｆ９ＦＥＴ １３のドレイン、ソースとな
るＰ＋型領域１４．１５およびウェル領域１２からコン
タクトを取るためのＮ＋型領領域１６形成され、さらに
Ｐ＋型領域１４゜１５間の表面上にはゲート電極１７が
形成される。
またＰ型基板ｌｌ内にはＮチャネルＭＯＳＦＥＴ１８の
ソース、ドレインとなるＮ＋型領領域１９２０が形成さ
れ、このＮ＋＋域１９．２０間の表面上にはゲート電極
２１が形成される。そして上記一方のｒ属領域１５およ
びＭ型領域１６はともに正極性の電源電位ＶＤＤに設定
され、上記一方のＮ＋型領域１９およびＰ型基板１１は
ともに接地電位Ｖａ８に設定される。
ソース、ドレインとなるＮ＋型領領域１９２０が形成さ
れ、このＮ＋＋域１９．２０間の表面上にはゲート電極
２１が形成される。そして上記一方のｒ属領域１５およ
びＭ型領域１６はともに正極性の電源電位ＶＤＤに設定
され、上記一方のＮ＋型領域１９およびＰ型基板１１は
ともに接地電位Ｖａ８に設定される。
このような構成において、なんらかの原因でＰチャネル
ＭＯＳＦ’ＥＴ １３のドレイン（Ｐ＋型領域１４）の
電位がｖＤＤよりもＰＮ接合の順方向電圧Ｖｆよりも高
くなるとＰ＋型領域１４をエミッタ、Ｎ型ウェル領域１
２をベース、Ｐ型基板１１をコレクタとする寄生パーテ
ィカルＰＮＰトランジスタ（図示せず）がオンする。こ
のＰＮＰトランジスタがオンしてコレクタ電流が流れる
と、この電流はＰ型基板１１に存在している抵抗Ｒｐを
介してＶｊｌｊｌに流れ込む。このときこの抵抗部に発
生する電圧降下によシ、今度はＮ型ウェル領域１２をコ
レクタ、Ｐ型基板１１をベース、Ｎ＋型領領域１９エミ
ッタとする寄生ラテラルＮＰＮ）う／ジスタＱμがオン
する。Ｑμのコレクタ電流はＮ型ウェル領域１２に存在
している抵抗Ｒμを介してｖＤＤより供給される。この
とき抵抗〜に発生する電圧降下により、今度はＰ＋型領
域１５をエミッタ、Ｎ型ウェル領域１２をベース、Ｐ型
基板１１をコレクタとする寄生パーティカルＰＮＰトラ
ンジスタＱ、がオンする。この結果、上記両寄生トラン
ジスタ喝、喝が組み合わさって構成されるＰＮＰＮサイ
リスタがオンした状態となりｓ ｖＤＤからＶ８１１
に大きな電流が流れ続け、回路全体が通常動作不能とな
ってしまう。このような状態をラッチアップと称してい
る。また、上記のようなラッチアップはＮチャネルＭＯ
ＳＦＥＴ１８のドレイン（Ｎ十型領域２０）の電位がＶ
８８よりもＰＮ接合の順方向電圧Ｖｌ よりも低くなっ
た場合にも発生する。
ＭＯＳＦ’ＥＴ １３のドレイン（Ｐ＋型領域１４）の
電位がｖＤＤよりもＰＮ接合の順方向電圧Ｖｆよりも高
くなるとＰ＋型領域１４をエミッタ、Ｎ型ウェル領域１
２をベース、Ｐ型基板１１をコレクタとする寄生パーテ
ィカルＰＮＰトランジスタ（図示せず）がオンする。こ
のＰＮＰトランジスタがオンしてコレクタ電流が流れる
と、この電流はＰ型基板１１に存在している抵抗Ｒｐを
介してＶｊｌｊｌに流れ込む。このときこの抵抗部に発
生する電圧降下によシ、今度はＮ型ウェル領域１２をコ
レクタ、Ｐ型基板１１をベース、Ｎ＋型領領域１９エミ
ッタとする寄生ラテラルＮＰＮ）う／ジスタＱμがオン
する。Ｑμのコレクタ電流はＮ型ウェル領域１２に存在
している抵抗Ｒμを介してｖＤＤより供給される。この
とき抵抗〜に発生する電圧降下により、今度はＰ＋型領
域１５をエミッタ、Ｎ型ウェル領域１２をベース、Ｐ型
基板１１をコレクタとする寄生パーティカルＰＮＰトラ
ンジスタＱ、がオンする。この結果、上記両寄生トラン
ジスタ喝、喝が組み合わさって構成されるＰＮＰＮサイ
リスタがオンした状態となりｓ ｖＤＤからＶ８１１
に大きな電流が流れ続け、回路全体が通常動作不能とな
ってしまう。このような状態をラッチアップと称してい
る。また、上記のようなラッチアップはＮチャネルＭＯ
ＳＦＥＴ１８のドレイン（Ｎ十型領域２０）の電位がＶ
８８よりもＰＮ接合の順方向電圧Ｖｌ よりも低くなっ
た場合にも発生する。
本発明は上記実情に鑑みてなされたもので、その目的は
集積回路内部でラッチアップが起きても大きな電流が流
れることがなく、集積回路が破壊されることのない相補
ＭＯＳ形半導体集積回路を提供することにある。
集積回路内部でラッチアップが起きても大きな電流が流
れることがなく、集積回路が破壊されることのない相補
ＭＯＳ形半導体集積回路を提供することにある。
本発明の相補ＭＯＳ形半導体集積回路は、半導体基板上
に構成された複数のＰチャネルおよびＮチャネルＭＯＳ
１ｉ’ＥＴを含む相補ＭＯＳ形半導体集積回路において
、電源端子と電源線の間に直列に抵抗を接続している。
に構成された複数のＰチャネルおよびＮチャネルＭＯＳ
１ｉ’ＥＴを含む相補ＭＯＳ形半導体集積回路において
、電源端子と電源線の間に直列に抵抗を接続している。
本発明について図面を参照して説明する。第１図は本発
明の一実施例で、相補ＭＯＳ回路の電源線１と電源端子
２０間に直列に抵抗３が接続されている。この抵抗３は
半導体基板上に多結晶シリコンで形成するか、半導体基
板に不純物拡散やイオン注入などの方法により形成され
る。
明の一実施例で、相補ＭＯＳ回路の電源線１と電源端子
２０間に直列に抵抗３が接続されている。この抵抗３は
半導体基板上に多結晶シリコンで形成するか、半導体基
板に不純物拡散やイオン注入などの方法により形成され
る。
一般に相補ＭＯＳ回路は消費電流が少なく、動作電源範
囲は広い。そこで抵抗３の値をｌＯΩとし、相補Ｍ０．
９回路の動作時の消費電流が１ｍＡであったとすると、
この抵抗３の電圧降下は１０ｍＶであり相補Ｍ０８回路
の動作に影響はない。
囲は広い。そこで抵抗３の値をｌＯΩとし、相補Ｍ０．
９回路の動作時の消費電流が１ｍＡであったとすると、
この抵抗３の電圧降下は１０ｍＶであり相補Ｍ０８回路
の動作に影響はない。
また電源電圧が５■で使用していたとすると、ラッチア
ップが起きたときに抵抗３が無く、電源端子２と電源線
１が直接接続されていた場合は、電源端子２から接地電
位ＶＢ１ｉに数Ａの大きな電流が流れ集積回路を破壊し
てしまう。しかし抵抗３が電源端子２と電源線１０間に
接続されていると電原端子２から接地電位Ｖａ８に流れ
る電流は制限され、電源電圧が５Ｖ、抵抗３の値がｌＯ
Ωであれば、ラッテアップが起きたときの電流は５００
ｍＡ以下に制限される。ここで集積回路のパターンを５
００ ｍＡで設計してあれば破壊されることはない０ 〔発明の効果〕 以上説明したように本発明は、電源端子と電源線の間に
直列に抵抗を接続することにより、ラッチアップが起き
たときの電流を制限できる効果がある。従って本発明に
よれば、ラッチアップを起こしても破壊されることのな
い相補ＭＯＳ形半導体集積回路を実現できる。
ップが起きたときに抵抗３が無く、電源端子２と電源線
１が直接接続されていた場合は、電源端子２から接地電
位ＶＢ１ｉに数Ａの大きな電流が流れ集積回路を破壊し
てしまう。しかし抵抗３が電源端子２と電源線１０間に
接続されていると電原端子２から接地電位Ｖａ８に流れ
る電流は制限され、電源電圧が５Ｖ、抵抗３の値がｌＯ
Ωであれば、ラッテアップが起きたときの電流は５００
ｍＡ以下に制限される。ここで集積回路のパターンを５
００ ｍＡで設計してあれば破壊されることはない０ 〔発明の効果〕 以上説明したように本発明は、電源端子と電源線の間に
直列に抵抗を接続することにより、ラッチアップが起き
たときの電流を制限できる効果がある。従って本発明に
よれば、ラッチアップを起こしても破壊されることのな
い相補ＭＯＳ形半導体集積回路を実現できる。
第１図は本発明の一実施例を示す図である。
第２図はこの発明を説明するための相補ＭＯＳ形半導体
集積回路の断面図である。 １・・・・・・相補Ｍ０８回路の電源線、２・・・・・
・電源端子、３・・・・・・抵抗、１１・・・・・・Ｐ
型半導体基板、１２・・・・・・Ｎｆｉウェル領域、１
３・・・・・・ＰチャネルＭＯＳＦＥＴ。 １４・・・・・・ＰチャネルＭＯＳＦＥＴのドレイン、
１５・・・・・・ＰチャネルＭＯＳＦＥＴのソース、１
６・・・・・・Ｎ型ウェル領域の電源コンタクト、１７
・・・・・・ＰチャネルＭＯＳＦ’ＥＴノ’ｌ −）
、１８ ＝−・・Ｎｆ ヤネルＭ０８ＦＥＴ。 １９−＝−ＮチャネルＭＯＳＦＥＴｔＤ ７−ス、２０
、＝・・・ＮチャネルＭＯＳＦＥ Ｔのドレイン、２
１・・・・・・ＮチャネルＭＯＳＦＥＴのゲート。 第 ｆ 凶 第 ２凶
集積回路の断面図である。 １・・・・・・相補Ｍ０８回路の電源線、２・・・・・
・電源端子、３・・・・・・抵抗、１１・・・・・・Ｐ
型半導体基板、１２・・・・・・Ｎｆｉウェル領域、１
３・・・・・・ＰチャネルＭＯＳＦＥＴ。 １４・・・・・・ＰチャネルＭＯＳＦＥＴのドレイン、
１５・・・・・・ＰチャネルＭＯＳＦＥＴのソース、１
６・・・・・・Ｎ型ウェル領域の電源コンタクト、１７
・・・・・・ＰチャネルＭＯＳＦ’ＥＴノ’ｌ −）
、１８ ＝−・・Ｎｆ ヤネルＭ０８ＦＥＴ。 １９−＝−ＮチャネルＭＯＳＦＥＴｔＤ ７−ス、２０
、＝・・・ＮチャネルＭＯＳＦＥ Ｔのドレイン、２
１・・・・・・ＮチャネルＭＯＳＦＥＴのゲート。 第 ｆ 凶 第 ２凶
Claims (1)
- 半導体基板上に構成された複数のＰチャネルおよびＮチ
ャネルＭＯＳＦＥＴを含む相補ＭＯＳ形半導体集積回路
において、電源端子と電源線の間に直列に抵抗を接続し
たことを特徴とする相補ＭＯＳ形半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110713A JPS61269417A (ja) | 1985-05-23 | 1985-05-23 | 相補ｍｏｓ形半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110713A JPS61269417A (ja) | 1985-05-23 | 1985-05-23 | 相補ｍｏｓ形半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61269417A true JPS61269417A (ja) | 1986-11-28 |
Family
ID=14542579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60110713A Pending JPS61269417A (ja) | 1985-05-23 | 1985-05-23 | 相補ｍｏｓ形半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61269417A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002000004A3 (en) * | 2001-07-05 | 2002-05-16 | Ericsson Telefon Ab L M | Detrimental latch-up avoidans in digital circuits |
-
1985
- 1985-05-23 JP JP60110713A patent/JPS61269417A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002000004A3 (en) * | 2001-07-05 | 2002-05-16 | Ericsson Telefon Ab L M | Detrimental latch-up avoidans in digital circuits |
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