JPS61273012A - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
- Publication number
- JPS61273012A JPS61273012A JP60114689A JP11468985A JPS61273012A JP S61273012 A JPS61273012 A JP S61273012A JP 60114689 A JP60114689 A JP 60114689A JP 11468985 A JP11468985 A JP 11468985A JP S61273012 A JPS61273012 A JP S61273012A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- input
- collector
- terminal
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010355 oscillation Effects 0.000 abstract description 7
- 230000005764 inhibitory process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明社論理回路、％ＫＥＣＬ型Ｒ−８７リツプフロツ
プ回路に関する〇 〔従来の技術〕 従来、この種０Ｒ−８７リツプフｐツブ回路は第２図に
示すように１２人力ＮＯＲゲート１．２を２個用いそれ
ぞれの出力を他方０ＮＯＲゲートの入力の一つに接続し
、残りの入力の一方をＲ入力すなわちリセット入力、他
方を８入力すなわちセット入力とした構成となっていた
。
プ回路に関する〇 〔従来の技術〕 従来、この種０Ｒ−８７リツプフｐツブ回路は第２図に
示すように１２人力ＮＯＲゲート１．２を２個用いそれ
ぞれの出力を他方０ＮＯＲゲートの入力の一つに接続し
、残りの入力の一方をＲ入力すなわちリセット入力、他
方を８入力すなわちセット入力とした構成となっていた
。
とのＲ，８入力端子を共に禁止状態の高レベル電圧（以
下ｗ１ｔと略記）から維持状態の低レベル電圧（以下Ｉ
ＱＩと略記）Ｋ信号を加えた時Ｑ。
下ｗ１ｔと略記）から維持状態の低レベル電圧（以下Ｉ
ＱＩと略記）Ｋ信号を加えた時Ｑ。
Ｑ出力端子の出力がＩＱＩから’１’ＩＣ変化して、Ｎ
ＯＲゲートの各入力に入り、その結果Ｑ、Ｑ出力端子の
出力は再度”Ｏ”Ｋなシ、このＩＱＩ、Ｉｌｌがくシ返
すという発振が起こる。
ＯＲゲートの各入力に入り、その結果Ｑ、Ｑ出力端子の
出力は再度”Ｏ”Ｋなシ、このＩＱＩ、Ｉｌｌがくシ返
すという発振が起こる。
第３図は第２図に示したＲ−８７リツプ７０ツク回路の
よシ詳細なＥＣＬ型７リツプフロツプの回路図を示すＮ
ＯＲゲート１はトランジスタＱ４１Ｑｓ＝Ｑｓ、Ｑｓ等
から構成され、ＮＯＲゲート２はトランジスタＱｔ−Ｑ
ｘ ｅＱｓ、Ｑ７等から構成されている。
よシ詳細なＥＣＬ型７リツプフロツプの回路図を示すＮ
ＯＲゲート１はトランジスタＱ４１Ｑｓ＝Ｑｓ、Ｑｓ等
から構成され、ＮＯＲゲート２はトランジスタＱｔ−Ｑ
ｘ ｅＱｓ、Ｑ７等から構成されている。
上述した従来０Ｒ−８フリップフロップ回路はＲ，Ｓ入
力を１１″に設定し、内入力を同時Ｋ ’０”Ｋ変化さ
せた時、発振が起こるという欠点がある。
力を１１″に設定し、内入力を同時Ｋ ’０”Ｋ変化さ
せた時、発振が起こるという欠点がある。
本発明の目的はこの発振を防いだフリップフロップ回路
を提供することＫある。
を提供することＫある。
本発明０Ｒ−８フリップフロップ回路は、Ｒ及び８入力
を＠１１に設定した時％Ｒ大入力もしくは８入力）を優
先させ肯定出力を１０１（もしくは否定出力”０’）Ｋ
定める為に、ベースがセット入力端子に、コレクタが第
１の抵抗を介して電源端子に接続されている第１のトラ
ンジスタと、ベースが第１の基準電源に接続され、コレ
クタが第２の抵抗を介して電源端子へ接続されている第
２のトランジスタと、ベースが肯定出力端子Ｋ。
を＠１１に設定した時％Ｒ大入力もしくは８入力）を優
先させ肯定出力を１０１（もしくは否定出力”０’）Ｋ
定める為に、ベースがセット入力端子に、コレクタが第
１の抵抗を介して電源端子に接続されている第１のトラ
ンジスタと、ベースが第１の基準電源に接続され、コレ
クタが第２の抵抗を介して電源端子へ接続されている第
２のトランジスタと、ベースが肯定出力端子Ｋ。
コレクタが前記第１のトランジスタのコレクタに、エミ
ッタは前記第１及び第２のトランジスタのエミッタと共
通接続されている第３のトランジスタ・と、ベースが第
２の基準電源に、コレクタが前記第１．第２．第３のト
ランジスタシエミッタに接続されている第４のトランジ
スタと、ベースがリセット端子にコレクタが前記第２の
トランジスタのコレクタに、エミッタが前記第４のトラ
ンジスタと共に第１の定電流源へ接続されている第５の
トランジスタと、ベースが前記第２のトランジスタのコ
レクタに、コレクタが電源端子に１エミツタが前記肯定
出力端子並びに第２の定電流源へ接続されている第６の
トランジスタと、ベースが前記第１のトランジスタのコ
レクタに１コレクタが電源端子にエミッタが第３の定電
流源並びに否定出力端子に接続された第７のトランジス
タとを有している。
ッタは前記第１及び第２のトランジスタのエミッタと共
通接続されている第３のトランジスタ・と、ベースが第
２の基準電源に、コレクタが前記第１．第２．第３のト
ランジスタシエミッタに接続されている第４のトランジ
スタと、ベースがリセット端子にコレクタが前記第２の
トランジスタのコレクタに、エミッタが前記第４のトラ
ンジスタと共に第１の定電流源へ接続されている第５の
トランジスタと、ベースが前記第２のトランジスタのコ
レクタに、コレクタが電源端子に１エミツタが前記肯定
出力端子並びに第２の定電流源へ接続されている第６の
トランジスタと、ベースが前記第１のトランジスタのコ
レクタに１コレクタが電源端子にエミッタが第３の定電
流源並びに否定出力端子に接続された第７のトランジス
タとを有している。
次に１本発明について図面を参照して説明する。
第１図はＥＣＬ回路構成の８人力優先回路を備えたＲ−
８フリップフロップ回路である。今Ｓ入力端子Ｋ” １
’ 、Ｒ入力端子に１０１の信号を加えると、トラン
ジスタＱｓｓ Ｑｌｔ ５Ｑｓｘが導通状態（以下”Ｏ
Ｎ”と略記）となル、トランジスタＱｚ。。
８フリップフロップ回路である。今Ｓ入力端子Ｋ” １
’ 、Ｒ入力端子に１０１の信号を加えると、トラン
ジスタＱｓｓ Ｑｌｔ ５Ｑｓｘが導通状態（以下”Ｏ
Ｎ”と略記）となル、トランジスタＱｚ。。
Ｑｓｓは遮断状態（以下”ＯＦＦ’と略記）となる為、
出力端子Ｑに拡＠ １−９出力端子Ｑに拡１０口が出力
される。この状態よ）、８入力端子の信号を１１１から
１０１へ変化させた時、トランジスタＱ９は’ＯＦＦ″
するが、トランジスタＱｌｌはベースが出力端子Ｑの１
１１へ接続されている為にＯＮを維持する。その為に１
出力端子Ｑ、Ｑは”１”＊”Ｏ”ｏｆ−＊であ！！７８
人力が” １ ’ 、Ｒ入力が１０１の状態を維持する
。
出力端子Ｑに拡＠ １−９出力端子Ｑに拡１０口が出力
される。この状態よ）、８入力端子の信号を１１１から
１０１へ変化させた時、トランジスタＱ９は’ＯＦＦ″
するが、トランジスタＱｌｌはベースが出力端子Ｑの１
１１へ接続されている為にＯＮを維持する。その為に１
出力端子Ｑ、Ｑは”１”＊”Ｏ”ｏｆ−＊であ！！７８
人力が” １ ’ 、Ｒ入力が１０１の状態を維持する
。
又、Ｒ入力端子に”１’、８入力端子に１０１の信号を
加えるとトランジスタＱｌがＯＮし、トランジスタＱ會
ｅ Ｑ １゜、Ｑｌｌ及びＱｓ＋ａはＯＦＦとな）、出
力端子Ｑには１０１．出力端子Ｑにはｆｉｌが出力され
る。この状態よシＢ入力端子の信号を”１−から“０“
へ変化させた時、トランジスタＱｔｓが”ＯＦＦ”し、
トランジスタＱｔｔが“ＯＮ”するが、トランジスタＱ
、及びＱｌｌも”ＯＦＦ”しているので、トランジスタ
Ｑ１゜がＯＮする。その為に、出力Ｑ、Ｑは８入力が”
Ｏ’、Ｒ入力が１１１の状態を維持する。
加えるとトランジスタＱｌがＯＮし、トランジスタＱ會
ｅ Ｑ １゜、Ｑｌｌ及びＱｓ＋ａはＯＦＦとな）、出
力端子Ｑには１０１．出力端子Ｑにはｆｉｌが出力され
る。この状態よシＢ入力端子の信号を”１−から“０“
へ変化させた時、トランジスタＱｔｓが”ＯＦＦ”し、
トランジスタＱｔｔが“ＯＮ”するが、トランジスタＱ
、及びＱｌｌも”ＯＦＦ”しているので、トランジスタ
Ｑ１゜がＯＮする。その為に、出力Ｑ、Ｑは８入力が”
Ｏ’、Ｒ入力が１１１の状態を維持する。
したがってこの回路は通常のＲ−８フリップフロップの
動作を行う。
動作を行う。
次ＫＲ，８両入力端子に入力禁止信号のｗｌｍを入れた
場合、トランジスタＱｓｓがＯＮし、トランジスタＱ書
、Ｑ１゜５ＱｔｔｅＱｔ＊がＯＦＦするので、出力端子
Ｑ、Ｑはそれぞれｗ□ｗ、＊１ｗとなシ、リセット状態
、すなわちＲ入力に１１１８人力に−０１の信号を加え
た時と同じＫなる。この状態より、Ｒ，８両入力端子を
同時に′０１にすると、トランジスタＱ會５ＱｔｔｓＱ
ｔｓが０ＦＦＬ、トランジスタＱ１ｅ ｓ Ｑｔｘが”
ＯＮ’するために、出力端子Ｑは°０”、出力端子Ｑは
１１１となる。
場合、トランジスタＱｓｓがＯＮし、トランジスタＱ書
、Ｑ１゜５ＱｔｔｅＱｔ＊がＯＦＦするので、出力端子
Ｑ、Ｑはそれぞれｗ□ｗ、＊１ｗとなシ、リセット状態
、すなわちＲ入力に１１１８人力に−０１の信号を加え
た時と同じＫなる。この状態より、Ｒ，８両入力端子を
同時に′０１にすると、トランジスタＱ會５ＱｔｔｓＱ
ｔｓが０ＦＦＬ、トランジスタＱ１ｅ ｓ Ｑｔｘが”
ＯＮ’するために、出力端子Ｑは°０”、出力端子Ｑは
１１１となる。
したがって、従来のｎ−８７リツプフロツプ回路で問題
となっていれＲ１８入力を同時Ｋ ＠１１かも１０１に
変化させた時の発振という現象は、起らなくなる。又Ｒ
入力を８入力に、８入力をＲ入力に、出力端子Ｑ、Ｑの
各出力も同様に入れ替えて、几、８両入力端子に人力禁
止の１１１の信号を加えた時、出力がセット状態、すな
わち８入力に１”、Ｒ入力ｉｃ Ｉ ｏ Ｉの信号を加
えた時と同じ状態にしても、同じ機能が得られることは
言うまでもない。
となっていれＲ１８入力を同時Ｋ ＠１１かも１０１に
変化させた時の発振という現象は、起らなくなる。又Ｒ
入力を８入力に、８入力をＲ入力に、出力端子Ｑ、Ｑの
各出力も同様に入れ替えて、几、８両入力端子に人力禁
止の１１１の信号を加えた時、出力がセット状態、すな
わち８入力に１”、Ｒ入力ｉｃ Ｉ ｏ Ｉの信号を加
えた時と同じ状態にしても、同じ機能が得られることは
言うまでもない。
以上説明したように本発明の回路によれば、Ｒ１Ｓ入力
端子が共Ｋ”ｌ”から１０１に変化しても発振がなく、
従来回路よル素子数を少なくしたところの７リツプ７０
ツブ回路が得られる。
端子が共Ｋ”ｌ”から１０１に変化しても発振がなく、
従来回路よル素子数を少なくしたところの７リツプ７０
ツブ回路が得られる。
第１図は本発明の一実施例を示す回路図、第２図は従来
０Ｒ−８７リツプフロツプのブロック図、第３図はその
回路図である。 Ｒ１，Ｒ，・・・・・・抵抗、Ｑ４〜Ｑ ｔ ｍ・・・
・・・トランジスタ、１１〜Ｉ４・・・・・・定電流源
、ＶＢＦＩ 、 ＶＢｒｚ−・・・・・定電圧源、Ｒ・
・・・・・リセット入力端子、Ｓ・・・・・・セット入
力端子、Ｑ・・・・・・肯定出力端子、Ｑ・・・・・・
否定出力端子、 Ｖｃｃ・・・・・・電源端子、ＧＮＤ
・・・・・・接地端子。 ＼、−一″・
０Ｒ−８７リツプフロツプのブロック図、第３図はその
回路図である。 Ｒ１，Ｒ，・・・・・・抵抗、Ｑ４〜Ｑ ｔ ｍ・・・
・・・トランジスタ、１１〜Ｉ４・・・・・・定電流源
、ＶＢＦＩ 、 ＶＢｒｚ−・・・・・定電圧源、Ｒ・
・・・・・リセット入力端子、Ｓ・・・・・・セット入
力端子、Ｑ・・・・・・肯定出力端子、Ｑ・・・・・・
否定出力端子、 Ｖｃｃ・・・・・・電源端子、ＧＮＤ
・・・・・・接地端子。 ＼、−一″・
Claims (1)
- ベースがセット入力端子に、コレクタが第１の抵抗を介
して電源端子に接続されている第１のトランジスタと、
ベースが第１の基準電源に接続され、コレクタが第２の
抵抗を介して電源端子へ接続されている第２のトランジ
スタと、ベースが肯定出力端子に、コレクタが前記第１
のトランジスタのコレクタに、エミッタは前記第１及び
第２のトランジスタのエミッタと共通接続している第３
のトランジスタと、ベースが第２の基準電源に、コレク
タが前記第１、第２及び第３のトランジスタのエミッタ
に接続されている第４のトランジスタと、ベースがリセ
ット端子に、コレクタが前記第２のトランジスタのコレ
クタにエミッタが前記第４のトランジスタのエミッタと
共に第１の定電流源へ接続されている第５のトランジス
タと、ベースが前記第２のトランジスタのコレクタに、
コレクタが電源端子に、エミッタが前記肯定出力端子並
びに第２の定電流源へ接続されている第６のトランジス
タと、ベースが前記第１のトランジスタのコレクタに、
コレクタが電源端子に、エミッタが第３の定電流源並び
に否定出力端子に接続された第７のトランジスタを有す
ることを特徴とするフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60114689A JPS61273012A (ja) | 1985-05-28 | 1985-05-28 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60114689A JPS61273012A (ja) | 1985-05-28 | 1985-05-28 | フリツプフロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61273012A true JPS61273012A (ja) | 1986-12-03 |
| JPH03808B2 JPH03808B2 (ja) | 1991-01-09 |
Family
ID=14644171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60114689A Granted JPS61273012A (ja) | 1985-05-28 | 1985-05-28 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61273012A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09153593A (ja) * | 1995-11-30 | 1997-06-10 | Nec Corp | ＢｉＭＯＳ論理回路 |
-
1985
- 1985-05-28 JP JP60114689A patent/JPS61273012A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09153593A (ja) * | 1995-11-30 | 1997-06-10 | Nec Corp | ＢｉＭＯＳ論理回路 |
| US5850155A (en) * | 1995-11-30 | 1998-12-15 | Nec Corporation | BIMOS logic circuit directly controllable by a CMOS block formed on same IC chip |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03808B2 (ja) | 1991-01-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH024011A (ja) | アナログスイッチ回路 | |
| KR930004351B1 (ko) | 레벨 변환회로 | |
| JPH0876976A (ja) | Ｘｏｒ回路と反転セレクタ回路及びこれらを用いた加算回路 | |
| JPH05102312A (ja) | 半導体集積回路 | |
| JPS596628A (ja) | トライステ−ト論理回路 | |
| JPH022713A (ja) | 半導体集積回路 | |
| JPH03123215A (ja) | ソースカップルドｆｅｔロジック形論理回路 | |
| JP2712432B2 (ja) | 多数決論理回路 | |
| JPS58190132A (ja) | 飽和型論理回路 | |
| JPH03808B2 (ja) | ||
| JP2782946B2 (ja) | 半導体集積回路 | |
| JP3128661B2 (ja) | 高分解能タイミング調整回路 | |
| JPS6074725A (ja) | 演算回路 | |
| JPS60211548A (ja) | 切替制御回路 | |
| JPS6133039A (ja) | 入出力回路 | |
| JPH06139789A (ja) | シフトレジスタ | |
| JP2979627B2 (ja) | 差動回路 | |
| JPH0231528B2 (ja) | ||
| JPS63108596A (ja) | 読み出し専用メモリ装置 | |
| JPS61169022A (ja) | 半導体集積回路 | |
| JPS59117827A (ja) | 排他的論理和回路 | |
| JPH04150615A (ja) | 半導体論理回路 | |
| JPH02306717A (ja) | エミッタ結合論理回路装置 | |
| JPS63122321A (ja) | アナログ出力回路 | |
| JPS6352512A (ja) | フリツプフロツプ回路 |