JPS644202B2 - - Google Patents
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- JPS644202B2 JPS644202B2 JP53031947A JP3194778A JPS644202B2 JP S644202 B2 JPS644202 B2 JP S644202B2 JP 53031947 A JP53031947 A JP 53031947A JP 3194778 A JP3194778 A JP 3194778A JP S644202 B2 JPS644202 B2 JP S644202B2
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- JP
- Japan
- Prior art keywords
- output
- gate
- pulse
- binary counter
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Control Of Velocity Or Acceleration (AREA)
Description
【発明の詳細な説明】
本発明は磁気録画再生装置（VTR）の回転ヘ
ツド等に用いられるサーボ系のデイジタル方式化
に関するものであり、特に家庭用等の比較的簡易
なサーボ系を有するVTRに好適な素子数の少な
い、集積回路化（IC化）に適したデイジタルサ
ーボ装置を提供するものである。
ツド等に用いられるサーボ系のデイジタル方式化
に関するものであり、特に家庭用等の比較的簡易
なサーボ系を有するVTRに好適な素子数の少な
い、集積回路化（IC化）に適したデイジタルサ
ーボ装置を提供するものである。
従来のVTRサーボ系はアナログ式であり、第
１図にその構成図例を、第２図にその動作波形図
例を示す。
１図にその構成図例を、第２図にその動作波形図
例を示す。
第１、第２図において、１は被制御回転体（シ
リンダ、キヤプスタンetc）に直結または連結さ
れる回転円板、２，３は第１、第２マーカ、４は
該マーカ２，３の円周面上に対向して設けられた
検出ヘツドであり、１〜４で構成される回転検出
装置に依る検出信号の１例として第２図波形Ａに
正負両パルス信号S1を示す。５は該パルス信号S1
を正パルスと負パルスとに分離し、各々の増幅出
力を得る増幅回路、６は該増幅回路５の出力を方
形波信号S2に変換するフリツプフロツプ（波形
Ｂ）、７は速度比較用の台形波信号S3を形成する
第１の台形波作成回路（波形Ｃ）、８は前記回転
体１の速度基準信号S4を形成する速度基準作成回
路（波形Ｄ）であり、速度基準となる時間幅τsを
形成するのに通常単安定マルチバイブレータを用
いる。９は前記台形波信号S3を次段の第１サンプ
ルホールド回路１０でサンプリングするためのパ
ルスを形成する第１のパルス作成回路である。第
１サンプルホールド回路１０の出力S6は速度誤差
に比例した直流電圧esであり、これを駆動増幅回
路１１に通じて前記回転体の駆動用直流モータ１
２を制御する負帰環ループを構成し、回転体１の
回転速度が基準速度に一致するように制御する。
リンダ、キヤプスタンetc）に直結または連結さ
れる回転円板、２，３は第１、第２マーカ、４は
該マーカ２，３の円周面上に対向して設けられた
検出ヘツドであり、１〜４で構成される回転検出
装置に依る検出信号の１例として第２図波形Ａに
正負両パルス信号S1を示す。５は該パルス信号S1
を正パルスと負パルスとに分離し、各々の増幅出
力を得る増幅回路、６は該増幅回路５の出力を方
形波信号S2に変換するフリツプフロツプ（波形
Ｂ）、７は速度比較用の台形波信号S3を形成する
第１の台形波作成回路（波形Ｃ）、８は前記回転
体１の速度基準信号S4を形成する速度基準作成回
路（波形Ｄ）であり、速度基準となる時間幅τsを
形成するのに通常単安定マルチバイブレータを用
いる。９は前記台形波信号S3を次段の第１サンプ
ルホールド回路１０でサンプリングするためのパ
ルスを形成する第１のパルス作成回路である。第
１サンプルホールド回路１０の出力S6は速度誤差
に比例した直流電圧esであり、これを駆動増幅回
路１１に通じて前記回転体の駆動用直流モータ１
２を制御する負帰環ループを構成し、回転体１の
回転速度が基準速度に一致するように制御する。
なお、VTRサーボ系ではさらに回転体の回転
位相を外部基準信号（例えば、映像信号中の垂直
同期信号）に同期させる必要があり、位相制御系
を具備している。１３は外部基準信号入力端子、
波形Ｇは外部基準信号S7を示し、第２の台形波作
成回路１４に入力して位相比較用の台形波信号S8
（波形Ｈ）に変換する。一方第２のパルス作成回
路１５を通じて前記方形波信号S2の立上り（また
は立下り）でサンプリングパルスS9を形成し、次
段の第２サンプルホールド回路１６で前記台形波
信号S8をサンプリングホールドして位相誤差に比
例した直流電圧epなる出力S10を得る。該出力S10
をゲイン調整器１７に通じて前記基準作成回路８
を制御する負帰環ループを構成する。
位相を外部基準信号（例えば、映像信号中の垂直
同期信号）に同期させる必要があり、位相制御系
を具備している。１３は外部基準信号入力端子、
波形Ｇは外部基準信号S7を示し、第２の台形波作
成回路１４に入力して位相比較用の台形波信号S8
（波形Ｈ）に変換する。一方第２のパルス作成回
路１５を通じて前記方形波信号S2の立上り（また
は立下り）でサンプリングパルスS9を形成し、次
段の第２サンプルホールド回路１６で前記台形波
信号S8をサンプリングホールドして位相誤差に比
例した直流電圧epなる出力S10を得る。該出力S10
をゲイン調整器１７に通じて前記基準作成回路８
を制御する負帰環ループを構成する。
以上従来例示したVTRサーボ系では、制御情
報を全てアナログ量として扱つているため、電源
電圧の変動や温度変化により動作点の変動や利得
変動を受け易く、サンプルホールドが不完全なた
め不要信号重畳による制御の乱れを生じ易い、大
容量のコンデンサを必要とするためIC化しても
外付け部品を皆無にできない等高信頼性、小形化
の妨げとなつていた。また、大規模集積回路化
（LSI化）する場合でも単に従来サーボ回路をデ
イジタル回路に置換えるだけでは低消費電力化や
歩留りを考慮したICチツプ面積の小形化は期待
できない。
報を全てアナログ量として扱つているため、電源
電圧の変動や温度変化により動作点の変動や利得
変動を受け易く、サンプルホールドが不完全なた
め不要信号重畳による制御の乱れを生じ易い、大
容量のコンデンサを必要とするためIC化しても
外付け部品を皆無にできない等高信頼性、小形化
の妨げとなつていた。また、大規模集積回路化
（LSI化）する場合でも単に従来サーボ回路をデ
イジタル回路に置換えるだけでは低消費電力化や
歩留りを考慮したICチツプ面積の小形化は期待
できない。
今、第１図例示のサーボ回路をデイジタル化す
る場合は、第１、第２の台形波作成回路７，１４
を各々のカウンタ及びゲート回路で、速度基準作
成回路８をカウンタ及び速度変調のための置数用
ゲート回路で、第１、第２のサンプルホールド回
路１０，１６を各々レジスタで構成し、第１のサ
ンプルホールド回路１０の出力は必要に応じて直
流モータを使つて制御する場合はDA変換器を通
じて、同期モータを使つて制御する場合はカウン
タを用いたデイジタル式周波数変調器を通じて回
転体を駆動制御する必要がある。即ち、第１図例
示の構成をそのままデイジタル回路で置換えると
複数個のカウンタを必要とするため構成素子数が
多くIC化に適さないものである。
る場合は、第１、第２の台形波作成回路７，１４
を各々のカウンタ及びゲート回路で、速度基準作
成回路８をカウンタ及び速度変調のための置数用
ゲート回路で、第１、第２のサンプルホールド回
路１０，１６を各々レジスタで構成し、第１のサ
ンプルホールド回路１０の出力は必要に応じて直
流モータを使つて制御する場合はDA変換器を通
じて、同期モータを使つて制御する場合はカウン
タを用いたデイジタル式周波数変調器を通じて回
転体を駆動制御する必要がある。即ち、第１図例
示の構成をそのままデイジタル回路で置換えると
複数個のカウンタを必要とするため構成素子数が
多くIC化に適さないものである。
本発明は従来のこの種の問題点を解決するため
サーボ回路を単にデイジタル回路に置換するに留
めず構成を簡素化することにより素子数を削減
し、信頼性が高くかつIC化に好適なデイジタル
サーボ装置を提供するものである。
サーボ回路を単にデイジタル回路に置換するに留
めず構成を簡素化することにより素子数を削減
し、信頼性が高くかつIC化に好適なデイジタル
サーボ装置を提供するものである。
本発明は少なくとも速度制御系（速度系）と位
相制御系（位相系）とを有するサーボ系におい
て、従来複数のカウンタを必要としていたもの
を、単一のカウンタにより構成し複数の制御系に
共用することを特徴とするものである。
相制御系（位相系）とを有するサーボ系におい
て、従来複数のカウンタを必要としていたもの
を、単一のカウンタにより構成し複数の制御系に
共用することを特徴とするものである。
即ち、本発明は少なくとも速度制御系と位相制
御系を有する回転体のデイジタルサーボ系におい
て、クロツクパルスを入力として計数する単一の
２進カウンタと前記２進カウンタの計数出力を取
出す第１、第２レジスタとを備え、前記第１レジ
スタに貯えた計数出力により前記速度制御系のデ
イジタル誤差出力を得、前記第２レジスタに貯え
た計数出力により前記位相制御系のデイジタル誤
差出力を得、前記２つの誤差出力により前記回転
体を制御する構成とした回転体のデイジタルサー
ボ方式である。
御系を有する回転体のデイジタルサーボ系におい
て、クロツクパルスを入力として計数する単一の
２進カウンタと前記２進カウンタの計数出力を取
出す第１、第２レジスタとを備え、前記第１レジ
スタに貯えた計数出力により前記速度制御系のデ
イジタル誤差出力を得、前記第２レジスタに貯え
た計数出力により前記位相制御系のデイジタル誤
差出力を得、前記２つの誤差出力により前記回転
体を制御する構成とした回転体のデイジタルサー
ボ方式である。
以下図面に基づいて本発明の説明を行なう。
第３図は本発明の基本構成を示すブロツク図で
あり、第４図は第３図要部の回路構成例、第５図
は第３図、第４図の各部波形図、第６図、第８図
は回転パルス処理回路例、第７図、第９図はその
各部波形図である。
あり、第４図は第３図要部の回路構成例、第５図
は第３図、第４図の各部波形図、第６図、第８図
は回転パルス処理回路例、第７図、第９図はその
各部波形図である。
第３図において１０１はクロツク信号入力端
子、１０２は回転パルス信号入力端子、１０３は
外部基準信号入力端子、１０４はデイジタル誤差
出力端子、１０５はクロツクゲート回路、１０６
は２進カウンタ、１０７は回転パルス処理回路、
１０８，１０９は第１、第２ゲート回路、１１
０，１１１は第１、第２レジスタ、１１２はアダ
ー（加算器）である。端子１０１からの入力クロ
ツク信号Saはクロツクゲート回路１０５を通して
２進カウンタ１０６へ入力され、該カウンタ１０
６を計数可能にする。一方、端子１０２には回転
パルス信号Sb（第２図のS1に相当）を入力し、回
転パルス処理回路１０７を通して負極と正極パル
スに分離し、第１、第２の回転パルスSb1，Sb2に
する。該第２回転パルスSb2は第１レジスタ１１
０のサンプリングパルスとして用いる。２進カウ
ンタ１０６は第１回転パルスSb1の印加に同期し
て計数を開始し、該カウンタ１０６が所定の計数
値を計数し終ると第１のゲート回路１０８よりの
クロツクゲート信号Scによりクロツクゲート回路
１０５を閉じるよう制御する。このクロツクゲー
ト回路１０５はクロツクゲート信号Scにてカウン
タ１０６を構成するJKフリツプフロツプJK入力
端子を直接制御しても同様に可能である。この場
合クロツクゲート回路１０５は除去でき、クロツ
ク信号Saはカウンタ１０６へ連続的に入力でき
る。カウンタ１０６の計数出力は速度系と位相系
とでは別々のゲート回路１０８と１０９及び別々
のレジスタ１１０，１１１を通じて各々のデイジ
タル誤差出力（２進化された誤差出力）を得、ア
ダー１１２により両者の誤差出力を加算（又は減
算）して合成したデイジタル誤差出力を端子１０
４に得るように構成する。ここにゲート回路１０
８，１０９は速度系と位相系の安定点を１つに確
定するための飽和特性付与ゲートと該ゲート出力
にて制御されカウンタ１０６の計数出力を通すゲ
ートとよりなる。またレジスタ１１１には端子１
０３より外部基準信号Sfがサンプリングパルスと
して入力される。
子、１０２は回転パルス信号入力端子、１０３は
外部基準信号入力端子、１０４はデイジタル誤差
出力端子、１０５はクロツクゲート回路、１０６
は２進カウンタ、１０７は回転パルス処理回路、
１０８，１０９は第１、第２ゲート回路、１１
０，１１１は第１、第２レジスタ、１１２はアダ
ー（加算器）である。端子１０１からの入力クロ
ツク信号Saはクロツクゲート回路１０５を通して
２進カウンタ１０６へ入力され、該カウンタ１０
６を計数可能にする。一方、端子１０２には回転
パルス信号Sb（第２図のS1に相当）を入力し、回
転パルス処理回路１０７を通して負極と正極パル
スに分離し、第１、第２の回転パルスSb1，Sb2に
する。該第２回転パルスSb2は第１レジスタ１１
０のサンプリングパルスとして用いる。２進カウ
ンタ１０６は第１回転パルスSb1の印加に同期し
て計数を開始し、該カウンタ１０６が所定の計数
値を計数し終ると第１のゲート回路１０８よりの
クロツクゲート信号Scによりクロツクゲート回路
１０５を閉じるよう制御する。このクロツクゲー
ト回路１０５はクロツクゲート信号Scにてカウン
タ１０６を構成するJKフリツプフロツプJK入力
端子を直接制御しても同様に可能である。この場
合クロツクゲート回路１０５は除去でき、クロツ
ク信号Saはカウンタ１０６へ連続的に入力でき
る。カウンタ１０６の計数出力は速度系と位相系
とでは別々のゲート回路１０８と１０９及び別々
のレジスタ１１０，１１１を通じて各々のデイジ
タル誤差出力（２進化された誤差出力）を得、ア
ダー１１２により両者の誤差出力を加算（又は減
算）して合成したデイジタル誤差出力を端子１０
４に得るように構成する。ここにゲート回路１０
８，１０９は速度系と位相系の安定点を１つに確
定するための飽和特性付与ゲートと該ゲート出力
にて制御されカウンタ１０６の計数出力を通すゲ
ートとよりなる。またレジスタ１１１には端子１
０３より外部基準信号Sfがサンプリングパルスと
して入力される。
以上の構成にすれば速度系と位相系とで必要な
カウンタを共用でき、単一のカウンタで事足りる
ため構成を簡素化できるものである。
カウンタを共用でき、単一のカウンタで事足りる
ため構成を簡素化できるものである。
第４図は本発明要部の回路構成例であり、同一
番号、符号は第３図に対応している。
番号、符号は第３図に対応している。
１０７ａは回転パルス処理回路１０７の第１入
力端子であり、第１回転パルスSb1カウンタ１０
６へリセツト信号として入力される。今、カウン
タ１０６の１例として６ビツトの同期式カウンタ
を示したが、非同期式カウンタであつても良く、
この場合は同期式で必要なゲートG1〜G4を除去
できる。
力端子であり、第１回転パルスSb1カウンタ１０
６へリセツト信号として入力される。今、カウン
タ１０６の１例として６ビツトの同期式カウンタ
を示したが、非同期式カウンタであつても良く、
この場合は同期式で必要なゲートG1〜G4を除去
できる。
第１ゲート回路１０８はG5〜G8でなるANDゲ
ートとG9〜G12でなるNORゲート及び飽和特性
付与のためANDゲートG13とで構成され、カウン
タ１０６の計数出力を第１レジスタ１１０へ伝達
するようにしている。今その動作を説明すれば、
Sd1，Sd2は飽和特性付与ゲート信号であり、Sd1，
Sd2が共に「Ｌ」のときゲート出力は無条件に
「Ｈ」を出力し、Sd1が「Ｈ」でSd2が「Ｌ」のと
きカウンタ１０６の出力を通し、Sd2が「Ｈ」の
ときゲート出力は無条件に「Ｌ」を出力する。こ
れにより飽和特性を付与することができ、かつ第
１回転パルスSb1に同期して動作するため速度系
の安定点を１つに確定することができる。次に第
２ゲート回路１０９はG14〜G17でなるORゲート
G18〜G21でなるANDゲート及び飽和特性付与ゲ
ートG22〜G24とで構成され、カウンタ１０６の
計数出力を第２レジスタ１１１へ伝達するように
している。動作はゲートG23の出力Seが「Ｌ」で
ゲートG24の出力Scが「Ｈ」のときカウンタ１０
６の出力を通し、Se，Scが共に「Ｈ」のとき無条
件に「Ｈ」を出力し、Scが「Ｌ」のとき無条件に
「Ｌ」を出力するようにしており、飽和特性を付
与して位相系の安定点を１つに確定している。
ートとG9〜G12でなるNORゲート及び飽和特性
付与のためANDゲートG13とで構成され、カウン
タ１０６の計数出力を第１レジスタ１１０へ伝達
するようにしている。今その動作を説明すれば、
Sd1，Sd2は飽和特性付与ゲート信号であり、Sd1，
Sd2が共に「Ｌ」のときゲート出力は無条件に
「Ｈ」を出力し、Sd1が「Ｈ」でSd2が「Ｌ」のと
きカウンタ１０６の出力を通し、Sd2が「Ｈ」の
ときゲート出力は無条件に「Ｌ」を出力する。こ
れにより飽和特性を付与することができ、かつ第
１回転パルスSb1に同期して動作するため速度系
の安定点を１つに確定することができる。次に第
２ゲート回路１０９はG14〜G17でなるORゲート
G18〜G21でなるANDゲート及び飽和特性付与ゲ
ートG22〜G24とで構成され、カウンタ１０６の
計数出力を第２レジスタ１１１へ伝達するように
している。動作はゲートG23の出力Seが「Ｌ」で
ゲートG24の出力Scが「Ｈ」のときカウンタ１０
６の出力を通し、Se，Scが共に「Ｈ」のとき無条
件に「Ｈ」を出力し、Scが「Ｌ」のとき無条件に
「Ｌ」を出力するようにしており、飽和特性を付
与して位相系の安定点を１つに確定している。
すなわち、上述の信号Sd1，Sd2，Sc，Seは、
２進カウンタ１０６の上位ビツトｅ，ｆの出力に
より形成されており、第１、第２ゲート１０８，
１０９において２進カウンタ１０６の下位ビツト
ａ〜ｄの出力は上位ビツトｅ，ｆの出力値に応じ
てそれぞれ出力されている。
２進カウンタ１０６の上位ビツトｅ，ｆの出力に
より形成されており、第１、第２ゲート１０８，
１０９において２進カウンタ１０６の下位ビツト
ａ〜ｄの出力は上位ビツトｅ，ｆの出力値に応じ
てそれぞれ出力されている。
なお第４図では、第１、第２ゲート１０８，１
０９共に下位ビツトを４ビツト、上位ビツトを２
ビツトとした構成としているが、これらのビツト
数は容易に変更することが可能である。また２進
カウンタ１０６の全ビツト数も６ビツトに限定さ
れるものでないことはいうまでもない。
０９共に下位ビツトを４ビツト、上位ビツトを２
ビツトとした構成としているが、これらのビツト
数は容易に変更することが可能である。また２進
カウンタ１０６の全ビツト数も６ビツトに限定さ
れるものでないことはいうまでもない。
第５図において、波形Ａは第１回転パルスSb1，
Ｂはクロツク信号Saのうちクロツクゲート回路１
０５を通過したクロツク信号S′a，Ｃはカウンタ
１０６の最下位ビツトａのＱ出力、Ｄ〜Ｇは各々
カウンタ１０６のビツトｂ〜ｅのＱ出力、Ｈは最
上位ビツトｆのＱ出力であり、ＨとＩは速度系の
飽和特性付与ゲート信号Sd1，Sd2、Ｊは第１ゲー
ト回路１０８の出力をDA変換したときの波形、
Ｋはクロツクゲート信号Sc、ＫとＬは位相系の飽
和特性付与ゲート信号Sc，Se、Ｍは第２ゲート回
路１０９の出力をDA変換したときの波形であ
る。Ｎおよびは第２回転パルスSb2および外部
基準信号Sfであり、速度系および位相系が正常動
作時に波形ＪおよびＭの傾斜部を各々サンプルホ
ールドする。
Ｂはクロツク信号Saのうちクロツクゲート回路１
０５を通過したクロツク信号S′a，Ｃはカウンタ
１０６の最下位ビツトａのＱ出力、Ｄ〜Ｇは各々
カウンタ１０６のビツトｂ〜ｅのＱ出力、Ｈは最
上位ビツトｆのＱ出力であり、ＨとＩは速度系の
飽和特性付与ゲート信号Sd1，Sd2、Ｊは第１ゲー
ト回路１０８の出力をDA変換したときの波形、
Ｋはクロツクゲート信号Sc、ＫとＬは位相系の飽
和特性付与ゲート信号Sc，Se、Ｍは第２ゲート回
路１０９の出力をDA変換したときの波形であ
る。Ｎおよびは第２回転パルスSb2および外部
基準信号Sfであり、速度系および位相系が正常動
作時に波形ＪおよびＭの傾斜部を各々サンプルホ
ールドする。
次に第６図〜第９図により第３図回転パルス処
理回路１０７の構成例について説明する。なお番
号および符号は第３図と対応させて示した。
理回路１０７の構成例について説明する。なお番
号および符号は第３図と対応させて示した。
第６図は１回転につき回転体の位置判別が可能
な２個のパルス（図例では正と負のパルスを有す
る１信号）を検出して用いる場合の例、第８図は
１回転につき１個のパルスを検出して用いる場合
の例を示し、第７図、第９図はそれぞれの各部波
形図である。
な２個のパルス（図例では正と負のパルスを有す
る１信号）を検出して用いる場合の例、第８図は
１回転につき１個のパルスを検出して用いる場合
の例を示し、第７図、第９図はそれぞれの各部波
形図である。
第６図において端子１０２からの入力回転パル
ス信号Sbは増幅器１０７ｃにより正パルスと負パ
ルスとを分離増幅してそれぞれの出力パルス
S′b1，S′b2に整形する。該出力パルスS′b1，S′b2は
パルス幅が入力回転パルス信号Sbのパルス幅に略
等しく幅広のパルスであるため、これを幅狭のパ
ルスに整形する必要がある。まず“ORゲート
G26に通じ合成出力S′b1＋S′b2を得、該合成出力
S′b1＋S′b2をJKフリツプフロツプ１０７ｄ，１０
７ｅでなる２進カウンタのリセツト信号として用
い、該カウンタにより端子１０１からの入力クロ
ツク信号Saを所定数２だけ計数し、合成出力S′b1
＋S′b2に同期したクロツク信号Saの周期に等しい
パルス幅の出力パルスSgを作る。該出力パルスSg
を第１、第２の回転パルスSb1，Sb2に分離するた
め、ゲートG27，G28により前記パルスS′b1，S′b2
とのMAND，ANDをそれぞれとり、端子１０７
ａ，１０７ｂに出力する。また、より幅狭のパル
スが必要な場合は、該クロツク信号Saを同時にゲ
ートG27，G28の入力とするが、クロツク信号Sa
に比べてより周波数の高い別のクロツク信号を用
いるか、或いは微分回路を通して作成してもよ
い。なお、前記出力パルスS′b1，S′b2をそのまま
用いる得る場合はこの限りでない。
ス信号Sbは増幅器１０７ｃにより正パルスと負パ
ルスとを分離増幅してそれぞれの出力パルス
S′b1，S′b2に整形する。該出力パルスS′b1，S′b2は
パルス幅が入力回転パルス信号Sbのパルス幅に略
等しく幅広のパルスであるため、これを幅狭のパ
ルスに整形する必要がある。まず“ORゲート
G26に通じ合成出力S′b1＋S′b2を得、該合成出力
S′b1＋S′b2をJKフリツプフロツプ１０７ｄ，１０
７ｅでなる２進カウンタのリセツト信号として用
い、該カウンタにより端子１０１からの入力クロ
ツク信号Saを所定数２だけ計数し、合成出力S′b1
＋S′b2に同期したクロツク信号Saの周期に等しい
パルス幅の出力パルスSgを作る。該出力パルスSg
を第１、第２の回転パルスSb1，Sb2に分離するた
め、ゲートG27，G28により前記パルスS′b1，S′b2
とのMAND，ANDをそれぞれとり、端子１０７
ａ，１０７ｂに出力する。また、より幅狭のパル
スが必要な場合は、該クロツク信号Saを同時にゲ
ートG27，G28の入力とするが、クロツク信号Sa
に比べてより周波数の高い別のクロツク信号を用
いるか、或いは微分回路を通して作成してもよ
い。なお、前記出力パルスS′b1，S′b2をそのまま
用いる得る場合はこの限りでない。
第７図において波形Ａは回転パルス信号Sb、Ｂ
とＣは増幅器１０７ｃの出力パルスS′b1，S′b2、
ＤとＥは第１、第２回転パルスSb1，Sb2であり、
Ｆ〜Ｉは部分的拡大図で、Ｆはクロツク信号Sa、
Ｇは合成出力S′b1＋S′b2、ＨとＩは１０７ｄ，１
０７ｅでなるカウンタの各Ｑ出力である。
とＣは増幅器１０７ｃの出力パルスS′b1，S′b2、
ＤとＥは第１、第２回転パルスSb1，Sb2であり、
Ｆ〜Ｉは部分的拡大図で、Ｆはクロツク信号Sa、
Ｇは合成出力S′b1＋S′b2、ＨとＩは１０７ｄ，１
０７ｅでなるカウンタの各Ｑ出力である。
第８図において端子１０２からの入力回転パル
ス信号Sbは増幅器１０７ｃにて増幅され出力パル
スS′bに整形される。第６図と同様幅狭のパルス
に整形するため出力パルスS′bをJKフリツプフロ
ツプ１０７ｆ，１０７ｇ，１０７ｈ，１０７ｉで
なる２進カウンタのリセツト信号とし、該カウン
タにより端子１０１からの入力クロツク信号Saを
所定数４だけ計数し、前記出力パルスS′bに同期
したクロツク信号Saの周期に等しいパルス幅の第
１、第２回転パルスSb1，Sb2を作る。端子１０７
ａにはJKフリツプフロツプ１０７ｈの出力を
第１回転パルスSb1として得、端子１０７ｂには
１０７ｆのＱ出力を第２回転パルスSb2として得
る。ここに第１回転パルスSb1は第２の回転パル
スSb2に比べて少し遅れたパルスとし、第２回転
パルスSb2でサンプリングした後第１回転パルス
Sb1で前記カウンタ１０６をリセツトするように
構成する。なおG28は１０７ｆ〜１０７ｉでなる
カウンタを所定計数４後ストツプさせるためのゲ
ートである。
ス信号Sbは増幅器１０７ｃにて増幅され出力パル
スS′bに整形される。第６図と同様幅狭のパルス
に整形するため出力パルスS′bをJKフリツプフロ
ツプ１０７ｆ，１０７ｇ，１０７ｈ，１０７ｉで
なる２進カウンタのリセツト信号とし、該カウン
タにより端子１０１からの入力クロツク信号Saを
所定数４だけ計数し、前記出力パルスS′bに同期
したクロツク信号Saの周期に等しいパルス幅の第
１、第２回転パルスSb1，Sb2を作る。端子１０７
ａにはJKフリツプフロツプ１０７ｈの出力を
第１回転パルスSb1として得、端子１０７ｂには
１０７ｆのＱ出力を第２回転パルスSb2として得
る。ここに第１回転パルスSb1は第２の回転パル
スSb2に比べて少し遅れたパルスとし、第２回転
パルスSb2でサンプリングした後第１回転パルス
Sb1で前記カウンタ１０６をリセツトするように
構成する。なおG28は１０７ｆ〜１０７ｉでなる
カウンタを所定計数４後ストツプさせるためのゲ
ートである。
第９図において波形Ａは回転パルス信号Sb，Ｂ
は増幅器１０７ｃの出力パルスS′b、ＣとＤは第
２、第１回転パルスSb2，Sb1であり、Ｅ〜Ｊは部
分的拡大図でＥはクロツク信号Sa、Ｆは出力パル
スS′b、Ｇ〜Ｊは１０７ｆ〜１０７ｉでなるカウ
ンタの各Ｑ出力である。
は増幅器１０７ｃの出力パルスS′b、ＣとＤは第
２、第１回転パルスSb2，Sb1であり、Ｅ〜Ｊは部
分的拡大図でＥはクロツク信号Sa、Ｆは出力パル
スS′b、Ｇ〜Ｊは１０７ｆ〜１０７ｉでなるカウ
ンタの各Ｑ出力である。
以上速度系と位相系とで単一のカウンタ１０６
を共用する本発明の説明を行なつたが、さらに簡
素化するために速度系の第１ゲート回路１０８の
うち少なくともその１部を共用して位相系に用い
ることも可能である。但し、この場合は速度系に
必要な速度基準時間τs（第５図波形Ｈの「Ｌ」期
間及び従来例第２図波形Ｄに相当）は位相系のむ
だ時間要素になる。また、前述の説明では回転体
の一回転につき１〜２個のパルスを用いて行なう
例について説明したが、これは位相系の外部基準
信号Sfの周波数が回転体の回転周波数に等しい場
合に適するものであり、外部基準信号Sfの周波数
が回転体の回転周波数に比べてｎ倍の場合は、一
回転のパルス数をｎ倍にする必要がある。なお、
Sfを適当な周波数に分周してもかまわない場合は
この限りでないが、速度系と位相系のサンプリン
グ周波数は等しくなければならない。
を共用する本発明の説明を行なつたが、さらに簡
素化するために速度系の第１ゲート回路１０８の
うち少なくともその１部を共用して位相系に用い
ることも可能である。但し、この場合は速度系に
必要な速度基準時間τs（第５図波形Ｈの「Ｌ」期
間及び従来例第２図波形Ｄに相当）は位相系のむ
だ時間要素になる。また、前述の説明では回転体
の一回転につき１〜２個のパルスを用いて行なう
例について説明したが、これは位相系の外部基準
信号Sfの周波数が回転体の回転周波数に等しい場
合に適するものであり、外部基準信号Sfの周波数
が回転体の回転周波数に比べてｎ倍の場合は、一
回転のパルス数をｎ倍にする必要がある。なお、
Sfを適当な周波数に分周してもかまわない場合は
この限りでないが、速度系と位相系のサンプリン
グ周波数は等しくなければならない。
以上の構成により出力端子１０４に得られるデ
イジタル誤差出力により回転体駆動用モータを制
御すれば、デイジタルサーボ系を構成できる。こ
こに駆動用モータとして同期モータを用いる場合
は、さらにデイジタル式周波数変換器を前記デイ
ジタル誤差出力により制御して、該変調器出力を
駆動回路に通じて制御する必要があり、直流モー
タを用いる場合は、前記デイジタル誤差出力を
DA変換器に通じ、アナログ出力に変換した後駆
動増幅回路を通じて制御する必要がある。なお、
直流モータを用いる場合はアダー１１２を除去し
て第１、第２レジスタ１１０，１１１の出力をそ
れぞれDA変換し、加算或いは減算した出力を用
いてもよい。また、一般にサーボ系では補償フイ
ルタを必要とするため、複雑な回路構成を必要と
するデイジタルフイルタを用いる代わりにDA変
換してＬ，Ｃ，Ｒ素子を使つて構成するアナログ
フイルタを用いても良い。この場合前記同期モー
タを制御するには再びAD変換してこの目的に供
する必要がある。但し、デイジタルフイルタを用
いる場合はこの限りでない。
イジタル誤差出力により回転体駆動用モータを制
御すれば、デイジタルサーボ系を構成できる。こ
こに駆動用モータとして同期モータを用いる場合
は、さらにデイジタル式周波数変換器を前記デイ
ジタル誤差出力により制御して、該変調器出力を
駆動回路に通じて制御する必要があり、直流モー
タを用いる場合は、前記デイジタル誤差出力を
DA変換器に通じ、アナログ出力に変換した後駆
動増幅回路を通じて制御する必要がある。なお、
直流モータを用いる場合はアダー１１２を除去し
て第１、第２レジスタ１１０，１１１の出力をそ
れぞれDA変換し、加算或いは減算した出力を用
いてもよい。また、一般にサーボ系では補償フイ
ルタを必要とするため、複雑な回路構成を必要と
するデイジタルフイルタを用いる代わりにDA変
換してＬ，Ｃ，Ｒ素子を使つて構成するアナログ
フイルタを用いても良い。この場合前記同期モー
タを制御するには再びAD変換してこの目的に供
する必要がある。但し、デイジタルフイルタを用
いる場合はこの限りでない。
以上本発明では従来のサーボ系で制御情報を全
面的にアナログ量として扱つていたものを２進数
化したデイジタル量として扱うものであり、２進
化のためクロツク信号として水晶発振器等の高安
定な信号（例えばカラー副搬送波信号3.58MHz
などを利用可能）を用いることができるためドリ
フトを無くすることができると共に、サンプルホ
ールドが完全であり不要信号重畳の心配が無く安
定なサーボ系を構成できる。また、デイジタル回
路の特長を生じた単一のカウンタによるサーボ系
の構成を可能としたため、素子数削減によるコス
ト低下、信頼性の向上が計れると共に、IC化す
る場合のチツプ面積を縮小小形化できるため、歩
留りの向上、低消費電力化が可能、外付け部品を
不要にできる等、従来の問題点を一掃できる特徴
を有するものである。
面的にアナログ量として扱つていたものを２進数
化したデイジタル量として扱うものであり、２進
化のためクロツク信号として水晶発振器等の高安
定な信号（例えばカラー副搬送波信号3.58MHz
などを利用可能）を用いることができるためドリ
フトを無くすることができると共に、サンプルホ
ールドが完全であり不要信号重畳の心配が無く安
定なサーボ系を構成できる。また、デイジタル回
路の特長を生じた単一のカウンタによるサーボ系
の構成を可能としたため、素子数削減によるコス
ト低下、信頼性の向上が計れると共に、IC化す
る場合のチツプ面積を縮小小形化できるため、歩
留りの向上、低消費電力化が可能、外付け部品を
不要にできる等、従来の問題点を一掃できる特徴
を有するものである。
第１図は従来のVTRサーボ系の構成図、第２
図は第１図の各部波形図、第３図は本発明の基本
構成を示すブロツク図、第４図は第３図要部の回
路構成例、第５図は第３図、および第４図の各部
波形図、第６図、第８図はそれぞれ回転パルス処
理回路例、第７図、第９図はその各部波形図であ
る。 １０５…クロツクゲート回路、１０６…２進カ
ウンタ、１０７…回転パルス処理回路、１０８…
第１ゲート回路、１０９…第２ゲート回路、１１
０…第１レジスタ、１１１…第２レジスタ、１１
２…アダー。
図は第１図の各部波形図、第３図は本発明の基本
構成を示すブロツク図、第４図は第３図要部の回
路構成例、第５図は第３図、および第４図の各部
波形図、第６図、第８図はそれぞれ回転パルス処
理回路例、第７図、第９図はその各部波形図であ
る。 １０５…クロツクゲート回路、１０６…２進カ
ウンタ、１０７…回転パルス処理回路、１０８…
第１ゲート回路、１０９…第２ゲート回路、１１
０…第１レジスタ、１１１…第２レジスタ、１１
２…アダー。
Claims (1)
- １ 回転体の回転検出により得た回転パルス信号
から第１、第２の回転パルスを形成する回転パル
ス処理手段と、前記第１の回転パルスに同期して
クロツクパルスを計数する単一の２進カウンタ
と、前記２進カウンタが所定計数値に到達した時
点で前記２進カウンタの計数動作を停止させるク
ロツクゲート手段と、前記２進カウンタの少なく
とも１つの上位ビツト出力からなる第１の飽和特
性付与ゲート信号とこの第１の飽和特性付与ゲー
ト信号と前記２進カウンタの下位ビツト出力を論
理演算して得られる第２の飽和特性付与ゲート信
号とを得、これら第１、第２の飽和特性付与ゲー
ト信号にもとづいて前記第１の回転パルスに同期
して前記２進カウンタの所定計数値に到達する直
前の下位ビツト出力を飽和特性を有しながらゲー
ト出力する第１のゲート手段と、前記２進カウン
タの計数期間内における所定の上位ビツト計数値
にもとづいて下位ビツト出力を飽和特性を有しな
がら取り出す第２のゲート手段と、前記第１ゲー
ト手段の出力を前記第２の回転パルスにより記憶
する第１レジスタと、前記第２ゲート手段の出力
を外部基準信号により記憶する第２レジスタと、
前記第１レジスタの出力と前記第２レジスタの出
力とを加算または減算するアダーとを具備し、前
記アダーの出力に基づいて前記回転体を制御する
構成としたことを特徴とする回転体のデイジタル
サーボ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3194778A JPS54124182A (en) | 1978-03-20 | 1978-03-20 | Digital servo system of rotary body |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3194778A JPS54124182A (en) | 1978-03-20 | 1978-03-20 | Digital servo system of rotary body |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54124182A JPS54124182A (en) | 1979-09-26 |
| JPS644202B2 true JPS644202B2 (ja) | 1989-01-25 |
Family
ID=12345149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3194778A Granted JPS54124182A (en) | 1978-03-20 | 1978-03-20 | Digital servo system of rotary body |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54124182A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58183089U (ja) * | 1982-05-31 | 1983-12-06 | ソニー株式会社 | 回転体の速度及び位相制御回路 |
| JPS608387A (ja) * | 1983-06-28 | 1985-01-17 | Nippon Steel Corp | コ−クス炉炭化室内煉瓦面の保護とカ−ボン附着の防止方法 |
| JPH0782364B2 (ja) * | 1985-09-25 | 1995-09-06 | 日本電気株式会社 | 誤差信号発生装置 |
| JP2772855B2 (ja) * | 1990-07-03 | 1998-07-09 | ローム株式会社 | ビデオ機器の位相パルス分離回路 |
-
1978
- 1978-03-20 JP JP3194778A patent/JPS54124182A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54124182A (en) | 1979-09-26 |
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