JPS61276370A - 電荷結合装置 - Google Patents
電荷結合装置Info
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- JPS61276370A JPS61276370A JP61121359A JP12135986A JPS61276370A JP S61276370 A JPS61276370 A JP S61276370A JP 61121359 A JP61121359 A JP 61121359A JP 12135986 A JP12135986 A JP 12135986A JP S61276370 A JPS61276370 A JP S61276370A
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- coupled device
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- voltage
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D44/00—Charge transfer devices
- H10D44/40—Charge-coupled devices [CCD]
- H10D44/45—Charge-coupled devices [CCD] having field effect produced by insulated gate electrodes
- H10D44/452—Input structures
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- Solid State Image Pick-Up Elements (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、主表面に隣接する第１導電型の層状領域を有
する単結晶半導体本体を具える電荷結合装置であって、
供給された情報を電荷パケットの形態で蓄積および転送
する電荷転送チャネルと、電圧ＶＢＢを前記の層状領域
に供給する電気接続手段と、第２導電型の区域（入力ダ
イオードと称する）を有する入力回路と、信号依存電圧
を入力ダイオードに供給する電源手段とが設けられた電
荷結合装置に関するものである。
する単結晶半導体本体を具える電荷結合装置であって、
供給された情報を電荷パケットの形態で蓄積および転送
する電荷転送チャネルと、電圧ＶＢＢを前記の層状領域
に供給する電気接続手段と、第２導電型の区域（入力ダ
イオードと称する）を有する入力回路と、信号依存電圧
を入力ダイオードに供給する電源手段とが設けられた電
荷結合装置に関するものである。
入力信号を電圧として入力ダイオードに供給する電荷結
合装置は一般に知られている。第１蓄積電極（入力ゲー
ト）に適切な電圧が印加されると、電荷パケットで満た
すことのできる電位の井戸がチャネル内に誘起される。
合装置は一般に知られている。第１蓄積電極（入力ゲー
ト）に適切な電圧が印加されると、電荷パケットで満た
すことのできる電位の井戸がチャネル内に誘起される。
入力ダイオードと第１蓄積電極との間にはサンプリング
ゲートが配置されており、このサンプリングゲートによ
り入力ダイオードと前記の電荷パケットとを互いに接続
したり互いに絶縁させたりしうる。電荷パケットの寸法
は入力ダイオードの電位、従って入力信号に依存する。
ゲートが配置されており、このサンプリングゲートによ
り入力ダイオードと前記の電荷パケットとを互いに接続
したり互いに絶縁させたりしうる。電荷パケットの寸法
は入力ダイオードの電位、従って入力信号に依存する。
一般に、少なくとも表面ＣＣＤの場合、零レベルは、入
力信号が０である場合でもある程度の電荷が前記の電位
の井戸内に導入されるように選択される（これをファツ
トゼロ（ｆａｔ ｚｅｒｏ）或いは基準電荷と称する）
。最大レベルは電位の井戸の深さに依存する電荷パケッ
トと入力ダイオードとが互いに絶縁されていると、例え
ば次のクロック電極に充分高い電圧を印加し、これによ
りこのクロック電極の下方に一層深い電圧の井戸を形成
し、この電位の井戸が電荷パケットを受は入れるように
することにより電荷パケットを更に転送せしめろる。
力信号が０である場合でもある程度の電荷が前記の電位
の井戸内に導入されるように選択される（これをファツ
トゼロ（ｆａｔ ｚｅｒｏ）或いは基準電荷と称する）
。最大レベルは電位の井戸の深さに依存する電荷パケッ
トと入力ダイオードとが互いに絶縁されていると、例え
ば次のクロック電極に充分高い電圧を印加し、これによ
りこのクロック電極の下方に一層深い電圧の井戸を形成
し、この電位の井戸が電荷パケットを受は入れるように
することにより電荷パケットを更に転送せしめろる。
このような入力回路の場合、信号がしばしば突然大きく
ひずんでしまうということを実際に確かめた。これらの
ひずみは、例えば“０”レベル及び＋＋ １ ＩＩレベ
ル（充満パケット）のみが存在するデジタル情報の場合
、これらのレベルを出力端で互いに弁別することは“０
”レベル（空のパケット）がほぼ完全に充満されてしま
う為に困難となる程度に大きくなってしまうおそれもあ
る。これらのひずみは特に、クロック電極が転送部分と
蓄積部分とを有し、しきい値電圧に差を生せしめる手段
が例えばドーピング濃度の差或いは酸化物の厚さの差と
して内部に設けられている電荷結合装置において生じる
。このような電極構造は例えば、蓄積部分に対する電位
障壁を転送部分の下方に形成する必要がある二相ＣＣＤ
においてとられている。
ひずんでしまうということを実際に確かめた。これらの
ひずみは、例えば“０”レベル及び＋＋ １ ＩＩレベ
ル（充満パケット）のみが存在するデジタル情報の場合
、これらのレベルを出力端で互いに弁別することは“０
”レベル（空のパケット）がほぼ完全に充満されてしま
う為に困難となる程度に大きくなってしまうおそれもあ
る。これらのひずみは特に、クロック電極が転送部分と
蓄積部分とを有し、しきい値電圧に差を生せしめる手段
が例えばドーピング濃度の差或いは酸化物の厚さの差と
して内部に設けられている電荷結合装置において生じる
。このような電極構造は例えば、蓄積部分に対する電位
障壁を転送部分の下方に形成する必要がある二相ＣＣＤ
においてとられている。
この非対称構造の為に、周知のように電荷転送を一方向
においてのみ行ないうるようになる。
においてのみ行ないうるようになる。
本発明の目的は、上述した信号のひずみをほぼ完全にな
くした前述した種類の電荷結合装置を提供せんとするに
ある。
くした前述した種類の電荷結合装置を提供せんとするに
ある。
本発明は、主表面に隣接する第１導電型の層状領域を有
する単結晶半導体本体を具える電荷結合装置であって、
供給された情報を電荷パケットの形態で蓄積および転送
する電荷転送チャネルと、電圧ＶＢＢを前記の層状領域
に供給する電気接続手段と、第２導電型の区域（入力ダ
イオードと称する）を有する入力回路と、信号依存電圧
を入力ダイオードに供給する電源手段とが設けられた電
荷結合装置に右いて、前記の電源手段は前記の入力ダイ
オードに結合される接続点と、この接続点および基準電
圧の点間に接続された第１抵抗素子と、前記の接続点お
よび前記の電圧ｖ０の点間に接続された第２抵抗素子と
を具えており、この第２抵抗素子は前記の単結晶半導体
本体の外部に配置した素子を有していることを特徴とす
る。
する単結晶半導体本体を具える電荷結合装置であって、
供給された情報を電荷パケットの形態で蓄積および転送
する電荷転送チャネルと、電圧ＶＢＢを前記の層状領域
に供給する電気接続手段と、第２導電型の区域（入力ダ
イオードと称する）を有する入力回路と、信号依存電圧
を入力ダイオードに供給する電源手段とが設けられた電
荷結合装置に右いて、前記の電源手段は前記の入力ダイ
オードに結合される接続点と、この接続点および基準電
圧の点間に接続された第１抵抗素子と、前記の接続点お
よび前記の電圧ｖ０の点間に接続された第２抵抗素子と
を具えており、この第２抵抗素子は前記の単結晶半導体
本体の外部に配置した素子を有していることを特徴とす
る。
本発明は特に、前述した信号ひずみを生せしめる漏洩電
流はその大部分が半導体基板とクロック電極との間のク
ロストークによるものであり、このクロストークによれ
ば基板の電位（或いは基板の少なくとも層状領域の電位
）が少なくとも局部的にクロック電圧に応じて変動する
という事実の認識を基に成したものである。これらの電
位変動によれば、入力回路におけるｐｎ接合、特に基板
電圧ｖＩＩＢが与えられしかもこれら自体は基板よりも
クロッククロストークに対して感応しない区域のｐｎ接
合が周期的に順方向にバイアスされ、電荷を基板内に注
入し、この電荷が少なくとも部分的に信号電荷に加わる
おそれがある。半導体本体の外部に配置した抵抗素子、
例えば多結晶抵抗を用いることより、基板電圧ＶＢＢで
バイアスされる区域が存在しなくなり、従って上述した
信号ひずみを停止しろる。
流はその大部分が半導体基板とクロック電極との間のク
ロストークによるものであり、このクロストークによれ
ば基板の電位（或いは基板の少なくとも層状領域の電位
）が少なくとも局部的にクロック電圧に応じて変動する
という事実の認識を基に成したものである。これらの電
位変動によれば、入力回路におけるｐｎ接合、特に基板
電圧ｖＩＩＢが与えられしかもこれら自体は基板よりも
クロッククロストークに対して感応しない区域のｐｎ接
合が周期的に順方向にバイアスされ、電荷を基板内に注
入し、この電荷が少なくとも部分的に信号電荷に加わる
おそれがある。半導体本体の外部に配置した抵抗素子、
例えば多結晶抵抗を用いることより、基板電圧ＶＢＢで
バイアスされる区域が存在しなくなり、従って上述した
信号ひずみを停止しろる。
以下図面につき説明する。
本発明はｎチャネル表面ＣＣＤにつき説明するも、本発
明の原理はｐチャネルＣＣＤ或いはバケットブリゲート
型の電荷転送装置或いは埋込チャネル型の電荷結合装置
にも用いうること当業者にとって明らかである。
明の原理はｐチャネルＣＣＤ或いはバケットブリゲート
型の電荷転送装置或いは埋込チャネル型の電荷結合装置
にも用いうること当業者にとって明らかである。
第１図は既知の２相電荷結合装置を示す。この装置は珪
素より成る半導体本体２内に設けられており、この半導
体本体２のうち少なくとも表面３に隣接する領域４はｐ
導電型となっている。この領域４内で、電子の電荷パケ
ットの形態で情報を蓄積したり転送したりする為の電荷
転送チャネル５が規定されている。チャネル５の上には
薄肉の誘電体層６が形成されており、この誘電体層はこ
の例では厚さが約３Ｑｎｍの酸化物層を以って構成され
ているも他の誘電体材料、例えば窒化珪素或いは他の材
料の組合せを以って構成することもできること勿論であ
る。酸化物層６上の二重金属化層には２和動作に適した
クロック電極７，８が形成されており、これらクロック
電極７，８はそれぞれ蓄積部分７ａ、 ８ａと転送部分
７ｂ、 ８ｂとを有している。蓄積部分７ａ、 ８ａは
第１金属化層、特に多結晶珪素層中に設けられている。
素より成る半導体本体２内に設けられており、この半導
体本体２のうち少なくとも表面３に隣接する領域４はｐ
導電型となっている。この領域４内で、電子の電荷パケ
ットの形態で情報を蓄積したり転送したりする為の電荷
転送チャネル５が規定されている。チャネル５の上には
薄肉の誘電体層６が形成されており、この誘電体層はこ
の例では厚さが約３Ｑｎｍの酸化物層を以って構成され
ているも他の誘電体材料、例えば窒化珪素或いは他の材
料の組合せを以って構成することもできること勿論であ
る。酸化物層６上の二重金属化層には２和動作に適した
クロック電極７，８が形成されており、これらクロック
電極７，８はそれぞれ蓄積部分７ａ、 ８ａと転送部分
７ｂ、 ８ｂとを有している。蓄積部分７ａ、 ８ａは
第１金属化層、特に多結晶珪素層中に設けられている。
転送部分７ｂ、・８ｂはＡ１（アルミニウム）を以って
構成されているも、多結晶珪素或いは他の適当な導電材
料を以って構成することもできること勿論である。クロ
ック電極７．８はそれぞれクロック電圧φ、およびφ２
を供給するクロック電圧源に接続されている。電荷転送
の方向（第１図では左側から右側への方向）を規定する
為に、Ａ１部分７ｂ、 ８ｂの下方に領域４よりもドー
ピング濃度が高いｐ導電型区域９が設けられ、これによ
り既知のように蓄積部分と転送部分とに同じ電圧が印加
された際に、（電子に対する）電位障壁が転送部分の下
方に誘起され、電位の井戸が蓄積部分の下方に誘起され
るようにしている。この非対称性はｐ導電型区域９を用
いる代わりに他の既知あ技術により、例えば転送部分７
ｂ。
構成されているも、多結晶珪素或いは他の適当な導電材
料を以って構成することもできること勿論である。クロ
ック電極７．８はそれぞれクロック電圧φ、およびφ２
を供給するクロック電圧源に接続されている。電荷転送
の方向（第１図では左側から右側への方向）を規定する
為に、Ａ１部分７ｂ、 ８ｂの下方に領域４よりもドー
ピング濃度が高いｐ導電型区域９が設けられ、これによ
り既知のように蓄積部分と転送部分とに同じ電圧が印加
された際に、（電子に対する）電位障壁が転送部分の下
方に誘起され、電位の井戸が蓄積部分の下方に誘起され
るようにしている。この非対称性はｐ導電型区域９を用
いる代わりに他の既知あ技術により、例えば転送部分７
ｂ。
８ｂの下側の酸化物をより肉厚とすることにより得るこ
ともできる。
ともできる。
入力部はｎ導電型表面区域１１（以後入力ダイオードと
称する）を有し、これには入力信号を供給する為の電気
接続ライン１２が設けられている。電荷パケットは接続
ライン１４を経て直流電圧が印加されている入力ゲート
１３の下方に形成される。入力ゲート１３の下方の蓄積
領域と入力ダイオード１１との間の接続はクロッ電圧φ
２が供給されるゲート１５（サンプリングゲート）によ
り達成させたり、遮断したりしうる。入力ゲート１３と
サンプリングゲート１５とはそれぞれ多結晶珪素の層お
よびＡＩの層中に設けられている。サンプリングゲート
１５の下方には、クロック電極７，８の転送部分７ｂ。
称する）を有し、これには入力信号を供給する為の電気
接続ライン１２が設けられている。電荷パケットは接続
ライン１４を経て直流電圧が印加されている入力ゲート
１３の下方に形成される。入力ゲート１３の下方の蓄積
領域と入力ダイオード１１との間の接続はクロッ電圧φ
２が供給されるゲート１５（サンプリングゲート）によ
り達成させたり、遮断したりしうる。入力ゲート１３と
サンプリングゲート１５とはそれぞれ多結晶珪素の層お
よびＡＩの層中に設けられている。サンプリングゲート
１５の下方には、クロック電極７，８の転送部分７ｂ。
８ｂの下方の区域９と同じｐ導電型区域９が形成されて
いる。
いる。
サンプリングゲート１５は入力ダイオード１１のすぐ横
に設けることができる。しかしこの例では、サン−プリ
ングゲート１５と入力ダイオード１１との間に追加のゲ
ート１７が設けられ、この追加のゲート１７に直流電圧
が印加され、これにより多数の利点が得られるようにし
ている。まず第１にこの追加のゲート１５はクロッ久電
圧が入力ダイオードにクロストークされるのを防止する
。更に、多結晶珪素層中にこの追加のゲートを設けるこ
とによりＡＩのサンプリングゲート１５をより一層正確
に規定しろるという利点が得られる。
に設けることができる。しかしこの例では、サン−プリ
ングゲート１５と入力ダイオード１１との間に追加のゲ
ート１７が設けられ、この追加のゲート１７に直流電圧
が印加され、これにより多数の利点が得られるようにし
ている。まず第１にこの追加のゲート１５はクロッ久電
圧が入力ダイオードにクロストークされるのを防止する
。更に、多結晶珪素層中にこの追加のゲートを設けるこ
とによりＡＩのサンプリングゲート１５をより一層正確
に規定しろるという利点が得られる。
動作に際しては、例えば−３，５ｖの負電圧ＶＢＢが接
続ライン１８を経てｐ導電型半導体領域４に印加される
。クロック電極７および８にはそれぞれクロック電圧φ
１およびφ２が供給される。これらのクロック電圧は第
３図に時間ｔの関数として示し、例えば５■の高レベル
と例えばＯＶ（大地電位）の低レベルとの間で変化する
。入力ゲート１３は接地され、ゲート１７は（正）電源
Ｖｄｄに接続されている為、ゲート１７の下方には常に
導電チャネルが存在する。入力ダイオード１１は供給す
べき情報に応じて、論理値“１”に相当する例えば−２
，５Ｖ （充満した電荷パケット）の低レベルと、論理
値“０”に相当する約０．２Ｖ（ファツトゼロ）のレベ
ルとの間で変化する。
続ライン１８を経てｐ導電型半導体領域４に印加される
。クロック電極７および８にはそれぞれクロック電圧φ
１およびφ２が供給される。これらのクロック電圧は第
３図に時間ｔの関数として示し、例えば５■の高レベル
と例えばＯＶ（大地電位）の低レベルとの間で変化する
。入力ゲート１３は接地され、ゲート１７は（正）電源
Ｖｄｄに接続されている為、ゲート１７の下方には常に
導電チャネルが存在する。入力ダイオード１１は供給す
べき情報に応じて、論理値“１”に相当する例えば−２
，５Ｖ （充満した電荷パケット）の低レベルと、論理
値“０”に相当する約０．２Ｖ（ファツトゼロ）のレベ
ルとの間で変化する。
第２図ａ、ｂおよびＣには、第３図の瞬時ｔＩ＋ｔ２′
Ｊ６よびｔ３において電荷結合装置の第１図に示す部分
に生じる電位変化をそれぞれ示しである。第２図では通
常のように正電位を下方にプロットしである。論理値“
１”に相当する入力ダイオード１１の電位レベルは実線
２０で示してあり、論理値′“０”に相当する入力ダイ
オード１１の電位レベルは破線２１で示しである。第２
図ａはφ２パルス後（第３図の１＋）においてφ１＝φ
２＝Ｏｖである状態を示す。この場合、情報はクロック
電極８の下方に蓄えられている。第２図は“０”を表わ
す小パケット２２と“１”を表わす大（充満）パケット
２３とを示している。これらと同時に入力ゲート１３の
下側には“１”に相当するパケット２４が形成されてい
る。このパケット２４と入力ダイオード１１との間の接
続はサンプリングゲート１５の下方の電位障壁により遮
断されている。瞬時ｔ２においては、φ。
Ｊ６よびｔ３において電荷結合装置の第１図に示す部分
に生じる電位変化をそれぞれ示しである。第２図では通
常のように正電位を下方にプロットしである。論理値“
１”に相当する入力ダイオード１１の電位レベルは実線
２０で示してあり、論理値′“０”に相当する入力ダイ
オード１１の電位レベルは破線２１で示しである。第２
図ａはφ２パルス後（第３図の１＋）においてφ１＝φ
２＝Ｏｖである状態を示す。この場合、情報はクロック
電極８の下方に蓄えられている。第２図は“０”を表わ
す小パケット２２と“１”を表わす大（充満）パケット
２３とを示している。これらと同時に入力ゲート１３の
下側には“１”に相当するパケット２４が形成されてい
る。このパケット２４と入力ダイオード１１との間の接
続はサンプリングゲート１５の下方の電位障壁により遮
断されている。瞬時ｔ２においては、φ。
が高レベルにあり、従って電荷パケット２２〜２４はク
ロック電極７ａの下方の電位の井戸に転送される。
ロック電極７ａの下方の電位の井戸に転送される。
この状態を第２図すに示す。第２図Ｃはφ２パルスの発
生時（第３図のｔ３）に電荷パケットがクロック電極８
ａの下方の電位の井戸に転送されている状態を示す。こ
れと同時にサンプリング電極１５の下方の電位障壁は除
去されており、従って入力ダイオードから入力ゲート１
３の下方の電位の井戸内に再び電荷を流しうる。
生時（第３図のｔ３）に電荷パケットがクロック電極８
ａの下方の電位の井戸に転送されている状態を示す。こ
れと同時にサンプリング電極１５の下方の電位障壁は除
去されており、従って入力ダイオードから入力ゲート１
３の下方の電位の井戸内に再び電荷を流しうる。
満足な電荷転送を行う為には、クロック電圧φ１゜φ２
を、受信中のクロック電極の転送部分７ｂ、 ３ｂの下
方の電位障壁が、低レベルにある他のクロック電極の蓄
積部分７ａ、 ８ａの電位の井戸よりも下方に位置する
程度に大きくする必要がある。クロックパルスの振幅は
このように大きい為、表面領域４の電位も容量性のクロ
ストークによりクロック電圧φ、およびφ２に応じて変
化してしまうおそれがある。第４図は、本発明による入
力回路を示す回路図であり、この入力回路は、ｐｎ接合
が（前記のクロストークにより）順方向にバイアスされ
、従って信号歪みを生せしめるのを防止するように構成
されている。この入力回路はこの目的の為に基準電圧点
（大地）と接続点２９との間およびこの接続点２９と基
板電圧ＶＢＢの点との間に２つの抵抗素子２７および２
８を有する分圧器２６を具えている。
を、受信中のクロック電極の転送部分７ｂ、 ３ｂの下
方の電位障壁が、低レベルにある他のクロック電極の蓄
積部分７ａ、 ８ａの電位の井戸よりも下方に位置する
程度に大きくする必要がある。クロックパルスの振幅は
このように大きい為、表面領域４の電位も容量性のクロ
ストークによりクロック電圧φ、およびφ２に応じて変
化してしまうおそれがある。第４図は、本発明による入
力回路を示す回路図であり、この入力回路は、ｐｎ接合
が（前記のクロストークにより）順方向にバイアスされ
、従って信号歪みを生せしめるのを防止するように構成
されている。この入力回路はこの目的の為に基準電圧点
（大地）と接続点２９との間およびこの接続点２９と基
板電圧ＶＢＢの点との間に２つの抵抗素子２７および２
８を有する分圧器２６を具えている。
入力ダイオード１１は接続ライン１２に接続され、且つ
スイッチ３０を経て接続点２９に接続されている。
スイッチ３０を経て接続点２９に接続されている。
本発明によれば基準電圧ＶＢＢの点に接続した抵抗素子
２８を基板２の外部に配置した素子を以って構成する。
２８を基板２の外部に配置した素子を以って構成する。
入力回路のすべての回路素子の最低電位の点に接続され
ている素子２８は基板２（表面領域４）の外部に配置さ
れており、従って基板とｐｎ接合を形成しないという事
実の為に、基板中での電位変動により素子２８に全く或
いは少なくとも殆ど影響を及ぼさない。更に、他の残り
の回路素子或いはその一部分は前記の最低電位の点より
も高い電位の点に接続されているという事実の為に、こ
れらの素子（或いはその一部分）と基板とで形成されて
いるｐｎ接合は、クロックのクロストークによって基板
中に電位変動が生じる場合でも常に遮断状態に維持され
る。
ている素子２８は基板２（表面領域４）の外部に配置さ
れており、従って基板とｐｎ接合を形成しないという事
実の為に、基板中での電位変動により素子２８に全く或
いは少なくとも殆ど影響を及ぼさない。更に、他の残り
の回路素子或いはその一部分は前記の最低電位の点より
も高い電位の点に接続されているという事実の為に、こ
れらの素子（或いはその一部分）と基板とで形成されて
いるｐｎ接合は、クロックのクロストークによって基板
中に電位変動が生じる場合でも常に遮断状態に維持され
る。
実際的な例では、分圧器或いは少なくともその素子２８
を、通常電荷結合装置が設けられる容器（エンベロープ
）の外部に配置した素子を以って構成しうる。しかし本
例では、抵抗素子２８を半導体本体２の頂面上に、特に
多結晶珪素材料の抵抗として配置する。抵抗素子２７は
所望に応じ本体２内に形成した通常のＭＯＳ ）ラン
ジスタを有するようにすることができる。しかしここに
説明する実施例では、素子２７も多結晶珪素の抵抗を以
って構成する。第６および７図は分圧器２６の平面図お
よび断面図をそれぞれ示している。抵抗は表面領域４の
うち活性部分の外部に位置する部分を被覆する比較的厚
肉の酸化物層３２上に設けられている。
を、通常電荷結合装置が設けられる容器（エンベロープ
）の外部に配置した素子を以って構成しうる。しかし本
例では、抵抗素子２８を半導体本体２の頂面上に、特に
多結晶珪素材料の抵抗として配置する。抵抗素子２７は
所望に応じ本体２内に形成した通常のＭＯＳ ）ラン
ジスタを有するようにすることができる。しかしここに
説明する実施例では、素子２７も多結晶珪素の抵抗を以
って構成する。第６および７図は分圧器２６の平面図お
よび断面図をそれぞれ示している。抵抗は表面領域４の
うち活性部分の外部に位置する部分を被覆する比較的厚
肉の酸化物層３２上に設けられている。
抵抗２７．２８はクロック電極７ａ、 ８ａと同じ多結
晶珪素層を以って構成しうる。この層のシート抵抗は約
３０Ωとする。はどよい表面積内で充分高い抵抗値を得
る為には、抵抗を折り曲げ、これにより全抵抗値が１０
〜１５ ＫΩの曲がりくねった構造体を形成する。この
曲がりくねった構造体は３つの接続部、すなわちＶＢＢ
の電位点と大地とにそれぞれ接続される端部における接
続部３３および３４と、第４図における接続点２９に相
当する接続部３５とを有する。接続点２９の位置は抵抗
２７および２８の比から正確に決定しうる。多結晶珪素
材料には前記の曲がりくねった構造体を規定した後に熱
酸化物３６で被覆でき、しかもこれと同時に多結晶珪素
電極７ａお・ よび８ａに酸化物を被覆しうる。この酸
化物層には接続部３３〜３５の領域で接点孔を設け、そ
の後既知のようにしてＡＩ接点およびＡＩ導体細条を形
成しうる。
晶珪素層を以って構成しうる。この層のシート抵抗は約
３０Ωとする。はどよい表面積内で充分高い抵抗値を得
る為には、抵抗を折り曲げ、これにより全抵抗値が１０
〜１５ ＫΩの曲がりくねった構造体を形成する。この
曲がりくねった構造体は３つの接続部、すなわちＶＢＢ
の電位点と大地とにそれぞれ接続される端部における接
続部３３および３４と、第４図における接続点２９に相
当する接続部３５とを有する。接続点２９の位置は抵抗
２７および２８の比から正確に決定しうる。多結晶珪素
材料には前記の曲がりくねった構造体を規定した後に熱
酸化物３６で被覆でき、しかもこれと同時に多結晶珪素
電極７ａお・ よび８ａに酸化物を被覆しうる。この酸
化物層には接続部３３〜３５の領域で接点孔を設け、そ
の後既知のようにしてＡＩ接点およびＡＩ導体細条を形
成しうる。
“０″信号（ファツトゼロ）に対する基準レベルは分圧
器３７によって発生させ、基準電圧は２つの抵抗素子間
の接続点３８から取出す。大地と接続点２９との間に接
続した分圧器３７の構成は分圧器２６に類似させること
ができる。しかし、本例では分圧器３７が第３抵抗素子
３９と第４抵抗素子４０とを電界効果トランジスタの形
態で有し、トランジスタ３９が大地と接続点３８との間
に接続され、トランジスタ４０が接続点３８と接続点２
９との間に接続されるようにする。これらトランジスタ
３９および４０のゲート電極は接地する。接続点３８に
おける電位、例えば−〇、２ｖはトランジスタ３９およ
び４０の幾何学的な比率を変えることにより当業者によ
って簡単に調整しうる。
器３７によって発生させ、基準電圧は２つの抵抗素子間
の接続点３８から取出す。大地と接続点２９との間に接
続した分圧器３７の構成は分圧器２６に類似させること
ができる。しかし、本例では分圧器３７が第３抵抗素子
３９と第４抵抗素子４０とを電界効果トランジスタの形
態で有し、トランジスタ３９が大地と接続点３８との間
に接続され、トランジスタ４０が接続点３８と接続点２
９との間に接続されるようにする。これらトランジスタ
３９および４０のゲート電極は接地する。接続点３８に
おける電位、例えば−〇、２ｖはトランジスタ３９およ
び４０の幾何学的な比率を変えることにより当業者によ
って簡単に調整しうる。
接続点３８はＭＯＳ ）ランジスタ４１を有するスイ
ッチを経て、更に接続ライン（導体）１２を経て入力ダ
イオード１１に接続される。）川Ｓ トランジスタ３０
および４１のゲートは、直列接続された２つのインバー
タ回路４２および４３の出力端子にそれぞれ接続されて
いる。情報Ｖｉｈはインバータ回路４３の入力端子４４
を経て供給される。Ｖ、、＝ １ （高レベル）の場合
、インバータ回路４３の出力信号は低レベルとなる為、
トランジスタ４１は非導通となる。インバータ回路４２
の出力信号は再び高レベルとなる為、トランジスタ３０
が導通し、入力ダイオード１１が接続ライン１２を経て
接続点２９に接続される。これとは逆に、ｖｉｈ＝０（
低レベル）の場合には、トランジスタ４１が導通し、ト
ランジスタ３０が非導通となる為、入力ダイオード１１
は接続点３８に接続される。インバータ回路４２．４３
は第５図に示すように既知の構成にすることができる。
ッチを経て、更に接続ライン（導体）１２を経て入力ダ
イオード１１に接続される。）川Ｓ トランジスタ３０
および４１のゲートは、直列接続された２つのインバー
タ回路４２および４３の出力端子にそれぞれ接続されて
いる。情報Ｖｉｈはインバータ回路４３の入力端子４４
を経て供給される。Ｖ、、＝ １ （高レベル）の場合
、インバータ回路４３の出力信号は低レベルとなる為、
トランジスタ４１は非導通となる。インバータ回路４２
の出力信号は再び高レベルとなる為、トランジスタ３０
が導通し、入力ダイオード１１が接続ライン１２を経て
接続点２９に接続される。これとは逆に、ｖｉｈ＝０（
低レベル）の場合には、トランジスタ４１が導通し、ト
ランジスタ３０が非導通となる為、入力ダイオード１１
は接続点３８に接続される。インバータ回路４２．４３
は第５図に示すように既知の構成にすることができる。
この構成の回路はインバータトランジスタ４５を有し、
そのソース領域はＶ３．（大地）に接続されている。入
力信号は端子４６を経てトランジスタ４５のゲート電極
に供給される。トランジスタ４５のドレイン領域は負荷
トランジスタ４７のソース領域に接続されている。
そのソース領域はＶ３．（大地）に接続されている。入
力信号は端子４６を経てトランジスタ４５のゲート電極
に供給される。トランジスタ４５のドレイン領域は負荷
トランジスタ４７のソース領域に接続されている。
ディプリーション型としたこのトランジスタ４７のゲー
ト電極はそのソース領域に接続され、このトランジスタ
４７のドレイン領域は正電源Ｖｄｄに接続されている。
ト電極はそのソース領域に接続され、このトランジスタ
４７のドレイン領域は正電源Ｖｄｄに接続されている。
このインバータ回路の出力信号は端子Ｖ。ｕｔ に取出
すことができる。
すことができる。
インバータ回路４２．４３中に生じる最低電位は大地電
位ＶＳＳであることに注意すべきである。この電位ＶＳ
ＳはＶＢＢよりも可成り高い為、このインバータ回路に
は、基板とクロック電極との間のクロッククロストーク
によりこのインパーク回路中のｐｎ接合が順方向に接続
されるおそれが全く或いは殆どない。
位ＶＳＳであることに注意すべきである。この電位ＶＳ
ＳはＶＢＢよりも可成り高い為、このインバータ回路に
は、基板とクロック電極との間のクロッククロストーク
によりこのインパーク回路中のｐｎ接合が順方向に接続
されるおそれが全く或いは殆どない。
本発明は上述した例のみに限定されず、幾多の変更を加
えうろこと勿論である。例えば、本発明は上述したのと
は異なる種類の電荷結合装置、例えばｍ個の＋（ｒ＝次
の電極の群において（ｍ−１）ビットを蓄積し、空のパ
ケットを電荷転送方向とは逆の方向に偏移させることに
より転送を行うようにした１ビット／電極電荷結合装置
に用いて有利である。更に、抵抗素子２８は抵抗以外の
回路素子、例えば多結晶珪素層中に形成したＭＯＳ
）ランジスタを以って構成することもできる。
えうろこと勿論である。例えば、本発明は上述したのと
は異なる種類の電荷結合装置、例えばｍ個の＋（ｒ＝次
の電極の群において（ｍ−１）ビットを蓄積し、空のパ
ケットを電荷転送方向とは逆の方向に偏移させることに
より転送を行うようにした１ビット／電極電荷結合装置
に用いて有利である。更に、抵抗素子２８は抵抗以外の
回路素子、例えば多結晶珪素層中に形成したＭＯＳ
）ランジスタを以って構成することもできる。
第１図は、既知の電荷結合装置を示す断面図、第２図は
、第１図に示す部分で動作中の異なる瞬時に誘起された
電位分布を示す線図、第３図は、第１図に示す装置に供
給されるクロック電圧φ１． φ２を時間ｔの関数とし
て示す波形図、 第４図は、第１図に示す装置に対する本発明による入力
回路を示す回路図、 第５図は、第４図に線図的に示すインバータ段を示す回
路図、 第６図は、第４図に用いる分圧器を示す平面図、第７図
は、第６図の■−■線上を断面とし、矢の方向に見た断
面図である。 ２・・・半導体本体 ３・・・表面４・・・ｐ導電
型領域 ５・・・電荷転送チャネル ６・・・誘電体層（酸化物層） ７、訃・・クロック電極 ９・・・ｐ導電型区域
、第１図に示す部分で動作中の異なる瞬時に誘起された
電位分布を示す線図、第３図は、第１図に示す装置に供
給されるクロック電圧φ１． φ２を時間ｔの関数とし
て示す波形図、 第４図は、第１図に示す装置に対する本発明による入力
回路を示す回路図、 第５図は、第４図に線図的に示すインバータ段を示す回
路図、 第６図は、第４図に用いる分圧器を示す平面図、第７図
は、第６図の■−■線上を断面とし、矢の方向に見た断
面図である。 ２・・・半導体本体 ３・・・表面４・・・ｐ導電
型領域 ５・・・電荷転送チャネル ６・・・誘電体層（酸化物層） ７、訃・・クロック電極 ９・・・ｐ導電型区域
Claims (1)
- 【特許請求の範囲】 １、主表面に隣接する第１導電型の層状領域を有する単
結晶半導体本体を具える電荷結合装置であって、供給さ
れた情報を電荷パケットの形態で蓄積および転送する電
荷転送チャネルと、電圧Ｖ＿Ｂ＿Ｂを前記の層状領域に
供給する電気接続手段と、第２導電型の区域（入力ダイ
オードと称する）を有する入力回路と、信号依存電圧を
入力ダイオードに供給する電源手段とが設けられた電荷
結合装置において、前記の電源手段は前記の入力ダイオ
ードに結合される接続点と、この接続点および基準電圧
の点間に接続された第１抵抗素子と、前記の接続点およ
び前記の電圧Ｖ＿Ｂ＿Ｂの点間に接続された第２抵抗素
子とを具えており、この第２抵抗素子は前記の単結晶半
導体本体の外部に配置した素子を有していることを特徴
とする電荷結合装置。 ２、特許請求の範囲第１項に記載の電荷結合装置におい
て、電荷転送チャネルの上方にはクロック電極の列が設
けられ、これらクロック電極の各々は電荷転送方向で見
て順次に配置した転送部分および蓄積部分を有し、これ
ら双方の部分に同じ電圧が印加された際に、転送すべき
電荷キャリアに対する電位障壁を転送部分の下方に誘起
させ、電位の井戸を蓄積部分の下方に誘起させる内部手
段が設けられていることを特徴とする電荷結合装置。 ３、特許請求の範囲第１項又は第２項に記載の電荷結合
装置において、前記の第２抵抗素子は半導体本体の表面
を被覆する絶縁層に被着された抵抗層を以って構成され
ていることを特徴とする電荷結合装置。 ４、特許請求の範囲第３項に記載の電荷結合装置におい
て、前記の第１抵抗素子も前記の絶縁層上に堆積された
抵抗層を以って構成されていることを特徴とする電荷結
合装置。 ５、特許請求の範囲第３項又は第４項に記載の電荷結合
装置において、前記の抵抗層は多結晶珪素層を有してい
ることを特徴とする電荷結合装置。 ６、特許請求の範囲第１〜５項のいずれか１項に記載の
電荷結合装置において、前記の基準電圧は電圧Ｖ＿Ｓ＿
Ｓ、例えば大地電位とし、｜Ｖ＿Ｓ＿Ｓ｜＜｜Ｖ＿Ｂ＿
Ｂ｜ が満足されることを特徴とする電荷結合装置。 ７、特許請求の範囲第１〜６項のいずれか１項に記載の
電荷結合装置において、前記の基準電圧の点と前記の分
圧器（以後第１分圧器と称する）の前記の接続点（以後
第１接続点と称する）との間に第２分圧器が接続され、
この第２分圧器は前記の基準電圧の点および第２接続点
間に接続された第３抵抗素子と、前記の第２接続点およ
び前記の第１接続点間に接続された第４抵抗素子とを具
えており、入力信号に応じて前記の入力ダイオードを前
記の第１接続点或いは前記の第２接続点のいずれかに接
続するスイッチング手段が設けられていることを特徴と
する電荷結合装置。 ８、特許請求の範囲第７項に記載の電荷結合装置におい
て、前記の第３および第４抵抗素子の各々が絶縁ゲート
電界効果トランジスタを有していることを特徴とする電
荷結合装置。 ９、特許請求の範囲第７項又は第８項に記載の電荷結合
装置において、前記のスイッチング手段は２つの絶縁ゲ
ート電界効果トランジスタを有し、これら絶縁ゲート電
界効果トランジスタの一方は前記の第１接続点および前
記の入力ダイオード間に、他方は前記の第２接続点およ
び前記の入力ダイオード間にそれぞれ接続され、これら
絶縁ゲート電界効果トランジスタのうちの一方のトラン
ジスタのゲート電極に入力信号を供給し、他方のトラン
ジスタのゲート電極に反転入力信号を供給しうる他の手
段が設けられていることを特徴とする電荷結合装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8501542A NL8501542A (nl) | 1985-05-30 | 1985-05-30 | Ladingsgekoppelde inrichting. |
| NL8501542 | 1985-05-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61276370A true JPS61276370A (ja) | 1986-12-06 |
| JPH0480542B2 JPH0480542B2 (ja) | 1992-12-18 |
Family
ID=19846061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61121359A Granted JPS61276370A (ja) | 1985-05-30 | 1986-05-28 | 電荷結合装置 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4727560A (ja) |
| EP (1) | EP0205203B1 (ja) |
| JP (1) | JPS61276370A (ja) |
| KR (1) | KR860009429A (ja) |
| AU (1) | AU5791786A (ja) |
| CA (1) | CA1256996A (ja) |
| DE (1) | DE3673879D1 (ja) |
| IE (1) | IE57419B1 (ja) |
| NL (1) | NL8501542A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02276096A (ja) * | 1989-04-17 | 1990-11-09 | Sony Corp | ゲート入力方式の電荷転送装置 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4896340A (en) * | 1985-11-01 | 1990-01-23 | Hughes Aircraft Company | Partial direct injection for signal processing system |
| US5497140A (en) * | 1992-08-12 | 1996-03-05 | Micron Technology, Inc. | Electrically powered postage stamp or mailing or shipping label operative with radio frequency (RF) communication |
| DE4217408C1 (de) * | 1992-05-26 | 1993-11-25 | Texas Instruments Deutschland | Integrierter Spannungsteiler |
| USRE42773E1 (en) | 1992-06-17 | 2011-10-04 | Round Rock Research, Llc | Method of manufacturing an enclosed transceiver |
| US6045652A (en) * | 1992-06-17 | 2000-04-04 | Micron Communications, Inc. | Method of manufacturing an enclosed transceiver |
| DE4319878A1 (de) * | 1992-06-17 | 1993-12-23 | Micron Technology Inc | Hochfrequenz-Identifikationseinrichtung (HFID) und Verfahren zu ihrer Herstellung |
| US5779839A (en) * | 1992-06-17 | 1998-07-14 | Micron Communications, Inc. | Method of manufacturing an enclosed transceiver |
| US5776278A (en) * | 1992-06-17 | 1998-07-07 | Micron Communications, Inc. | Method of manufacturing an enclosed transceiver |
| US7158031B2 (en) * | 1992-08-12 | 2007-01-02 | Micron Technology, Inc. | Thin, flexible, RFID label and system for use |
| US5988510A (en) * | 1997-02-13 | 1999-11-23 | Micron Communications, Inc. | Tamper resistant smart card and method of protecting data in a smart card |
| US6329213B1 (en) | 1997-05-01 | 2001-12-11 | Micron Technology, Inc. | Methods for forming integrated circuits within substrates |
| US6339385B1 (en) * | 1997-08-20 | 2002-01-15 | Micron Technology, Inc. | Electronic communication devices, methods of forming electrical communication devices, and communication methods |
| US6273339B1 (en) | 1999-08-30 | 2001-08-14 | Micron Technology, Inc. | Tamper resistant smart card and method of protecting data in a smart card |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4191896A (en) * | 1976-07-26 | 1980-03-04 | Rca Corporation | Low noise CCD input circuit |
| IT8149780A0 (it) * | 1980-12-01 | 1981-11-27 | Hughes Aircraft Co | Circuito d'ingresso a modulazionedi porta con resistori al silicio policristallino |
| NL8302731A (nl) * | 1983-08-02 | 1985-03-01 | Philips Nv | Halfgeleiderinrichting. |
-
1985
- 1985-05-30 NL NL8501542A patent/NL8501542A/nl not_active Application Discontinuation
-
1986
- 1986-04-25 US US06/855,652 patent/US4727560A/en not_active Expired - Fee Related
- 1986-05-23 DE DE8686200908T patent/DE3673879D1/de not_active Expired - Lifetime
- 1986-05-23 EP EP86200908A patent/EP0205203B1/en not_active Expired - Lifetime
- 1986-05-26 AU AU57917/86A patent/AU5791786A/en not_active Abandoned
- 1986-05-27 IE IE1393/86A patent/IE57419B1/en unknown
- 1986-05-28 CA CA000510223A patent/CA1256996A/en not_active Expired
- 1986-05-28 JP JP61121359A patent/JPS61276370A/ja active Granted
- 1986-05-30 KR KR1019860004278A patent/KR860009429A/ko not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02276096A (ja) * | 1989-04-17 | 1990-11-09 | Sony Corp | ゲート入力方式の電荷転送装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0205203B1 (en) | 1990-09-05 |
| EP0205203A1 (en) | 1986-12-17 |
| AU5791786A (en) | 1986-12-04 |
| JPH0480542B2 (ja) | 1992-12-18 |
| DE3673879D1 (de) | 1990-10-11 |
| KR860009429A (ko) | 1986-12-22 |
| NL8501542A (nl) | 1986-12-16 |
| US4727560A (en) | 1988-02-23 |
| IE861393L (en) | 1986-11-30 |
| IE57419B1 (en) | 1992-08-26 |
| CA1256996A (en) | 1989-07-04 |
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