JPS6128276A - 復号化回路 - Google Patents
復号化回路Info
- Publication number
- JPS6128276A JPS6128276A JP14898684A JP14898684A JPS6128276A JP S6128276 A JPS6128276 A JP S6128276A JP 14898684 A JP14898684 A JP 14898684A JP 14898684 A JP14898684 A JP 14898684A JP S6128276 A JPS6128276 A JP S6128276A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- register
- contents
- bit
- code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 235000019504 cigarettes Nutrition 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明はファクシミリ装置等に使用する圧縮符合の復号
化回路に関するものである。 〔従来技術〕 送信側のファクシミリ装置においては光電変換素子にて
得た黒白の２値データ列をＭｌｌ （Ｍｏｄｉｆｉｅｄ
ｌｌｕｆｆｍａｎ）符合化してデータ量を圧縮して回線
に送出し、これを受けた受信側のファクシミリ装置にお
いてばＭｌｌ符合を元の画像情報のランレングス数に相
当する２値データ列に復号化して光学情報として記録す
べくなしである。 （以 下 余 白） 第 １ 表 Ｍ１１符合は第１表に示す如きものであって、ランレン
グス数、つまり同色の画素が連続する数の６３以下の符
合をターミネート符合、６４以上であ、って６４ずつ増
加する符合をメークアップ符合と称し、ランレングス数
が６３以下である場合はターミネート符合のみによって
、６４以」二である場合はメークアップ符合とターミネ
ーＩ・符合とを組合ゼで表わされる。そして必ずターミ
ネート符合によって終結される。 さて、本発明はＭＨ符合からランレングス数に復号化す
る回路に関するものであるが、従来、第７図に示す如き
復号化回路が知られていた（特開昭５７−６５０６４号
）。即う回線から受信した旧（符合列は制御回路７１が
出力するクロックをシフｊ・パルスとしてシフトレジス
タ７３に取込まれる。このクロックはまたカウンタ７２
Ｌこ与えられる。７４は復号化ＲＯＭであって、前記カ
ウンタ７２出力、シフトレジスタ７３出力及び制御回路
７１が発する白黒判別符合へがアドレスとして入力され
これにより入力Ｍｌ＋符合列に対応する白、黒のランレ
ングス数のデータを得第８図はマイクロプロセッサ８１
を用いて制御回路８２及びレジスタ８３を構成した場合
の例であり、受信されたＭｌ＋符合列は符合ハソファ８
４に一旦格納され、次いで適宜レジスタ８３に取り込ま
れ、このレジスタ８３内の上位から１ビットずつその格
納データの“１”０”の判定をし、Ｍｌ＋符合に合致す
る符合であることが判定されると、そのランレングス数
を制御回路８２にて発生させて外部回路へ出力するもの
となっていた。 〔発明が解決しようとする問題点〕 上述の第７図の復号化回路でば１ビア）ずつの処理が行
われること、また１ビツトの処理を行う都度Ｍｌ＋符合
であるか否かを復号化ＲＯＭ出力Ｂにて判別する必要が
あること等により高速化に適していないという問題があ
る。 また第８図の復号化回路はハードウェア量が少ないとい
う利点はあるが、復号化処理に多くのプログラムステッ
プを要し、やはり高速符合化に適していない。 〔問題点を解決するための手段〕 本発明は上述の如き問題点を解決すべ（なされたもので
あって判定すべき符合列の先頭ビットが所定位置になる
ようにデータの整列を逐次行う構成として高速化を実現
した復号化回路を提供することを目的とする。 本発明に係る復号化回路は２値データのランレングスを
表わす圧縮化符合を元のランレングス数に相当する２値
信号に復号化する回路において、圧縮化符合を一旦格納
する所定ビット数のメモリと、該メモリのパラレル出力
をラッチする第ｊ。 第２のレジスタと、これらのレジスタの内容を選択的に
入力するシフト回路と、シフト回路の内容を格納すべき
第３のレジスタと、第１のレジスタ又はシフト回路の内
容と第３のレジスタの内容とを併合させるためのマスク
回路と、併合されたデータを入力してランレングス数に
変換する復号化ＲＯＭと、復号化ＲＯＭにて有効に変換
された圧縮化符合のビット数を検出する回路と、該回路
の出力を加算する加算回路とを具備し、加算回路の内容
に基づきシフト回路におけるデータのシフト数を決定し
、またマスク回路の内容を決定し、更に各レジスタ及び
シフト回路間のデータ転送を制御して、復号化ＲＯＭに
入力するデータの最上位に変換すべき符合列を整列する
ようになしてあることを特徴とする。 〔実施例〕 以下本発明をその実施例を示す図面に基づき具体的に説
明する。第１図は本発明装置の構成を示すブロック図で
ある。受信されたＭｌ＋符合列はシリアルに符合バッフ
ァメモリ 〔以下符合バッファという〕１０に取込まれ
、ここから第１３第２のレジスタ１１．１２にパラレル
に送出する。この実施例では符合バッファ１０のパラレ
ル出力は１６ビソ１−とし、その取込は後述する制御回
路２５の出力信号ｎにて制御される。レジスタＩＩ、１
２の内容は制御回路２５が出力する選択信号ｍにて入力
を選択するマルチプレクサ１４を介してシフｌ−回路１
５に選択的に与えられる。シフト回路１５ば加算回路２
３の８１数値ｊに対応してデータを上位側へシフトする
ものであり、上位側へシフトされたデータは下位側へ戻
るようにしである。マルチプレクサ１６はレジスタ１１
又はシフト回路１５の内容を制御回路２５が出力する選
択信号ｆに従いＡＮＤケーＩ・１７へ選択的に与えしめ
る。１８はマスク回路であってレジスタ１１．第３のレ
ジスタ１３又はシフト回路１５の内容の−・部をマスク
して符合化ＲＯＭ ２４． レジスタ１３へ与えしめ
るものであり、加算回路２３の言１数値ｊが入力され、
これに相当する下位側ヒツトを“１”、残りの−に値開
ヒソ１−を“０゛′とする。その内容はＡＮｒｌゲート
１７へは直接に、またＡＮＤゲー１−２０へはインバー
タ１９を介して与えられる。ＡＮＤゲート２０のもう一
つの入力は第３のレジスタ１３の内容となっている。 ＡＮｒｌゲー１〜１７．２０の出力はＯＰゲート２１を
介して復号化１１０Ｍ ２４又はレジスタ１３へ与えら
れる。 復号化ＲＯＭ ２４はＭｌ＋符合をランレングス数に直
接的に変換するためのものであり、第１表の如き内容の
記１ａ内容を有している。処理済数検知回路２２はＯＲ
ゲー１−２１の符合出力のうらで何ヒツトをＭｌ＋符合
の検出に使用したかを表わす数イ１ηを求めるものであ
り、この数値を加算回路２３に送出する。加算回路２３
ばこの数値を加算するが、１６まで計数すると再びＯか
ら６１数を開始するように構成しである。 制御回路２５は上記各回路の動作を制御するものであっ
て、加算回路２３は計数値が１６以」二になると信号ｇ
を制御回路２５に与える。逆に制御回路２５は加算回路
２３にリセット信号りを与える。またレジスタ］Ｌ１２
，１３へのデータ取込は制御回路２５が発する信号に、
ｄ、ｅによって行われる。マスク回路１８には信号ｌを
与えて全て“１”の初期セント状態とする。その他（Ｊ
ｌはカラー判定信号であって復号化ＲＯＭ ２４に与え
られる。 次に以上の如き構成の本発明回路の動作を説明する。い
ま符合バッファから取込むべき１６ビツトの符合列が第
２図［１１，＋２１に示す順序であったものとする。即
ち最初に取込むべき１６ビツトのデータは最上位（先に
符合バッファｌＯに入力される方）側から白６３及び黒
１０の旧符合及び“０” （最下位）となっている。 次の１６ビソトは最」二値側から白の１０の旧符合より
冒頭の“０” （前記用１０のＭ Ｉ＋ ２４合の後に
ある）が欠落したもの、及び焦７のＭｌ＋符合となって
いる。 下位側７ビノトはその内容が以下の説明と無関係である
ので省略してＸで示している。 まず制御回路１７は信号に、ｄを出力してレジスタ１１
．１２にＭｌ＋符合列１６ビソトを取込ませる。これと
同時に信号ｐを出力してマスク回路１日の内容を総て１
″とする。また信号りを出力して加算回路２３をリセッ
トしておく。更にマルチプレクサ１６に対して所定の選
択信号ｆを与えてレジスタ１１からの入力を選択し、こ
れをＡＮＤゲート１７に与える。 マスク回路１８の内容は総て“１′となっているからへ
ＮＤゲート１７への入力はそのままＯＲゲート２１に入
力される。一方マスク回路１８の出力はインバータ１９
を介してＡＮＤゲー１−２０へ入力されるからその出力
は総て“０”となり、結局ＯＲゲート２１出力は符合バ
ッファ１０から取込んだ第２図（１１の内容そのものと
なる。 ＯＰゲート２１出力は復号化ＲＯＭ ２４ヘアドレス信
号として与えられ、また制御回路２５からはカラー判定
信号Ｊ （最初は白を表わす“０”）が与えられている
ので、上位の〔００月旧００〕のデータ列よりランレン
グス数６６３”を出力する。処理済数構出回１？８２２
は復号化１１０Ｍ ２４と同内容を受＋Ｊるが、そのラ
ンレングス数を出力するのではなく、このとき有効に変
換に用いられたデータ列のピッ１〜数（この場合は８）
を予め記憶ざ廿である情報により検出し、８を加算回路
２３にバイナリ信号にて出力する。そうすると加算回路
２３ばその計数値ｉが“８”となるのでこれを出力する
ことになる。 一方制御回路２５は選択信号ｍを出力してマルチプレク
サ１４にレジスタ１１の内容をシフト回路］５にセン１
−シておく。そうすると計数値１の入力により、この場
合は８ピッ１〜分下位側へシフトされるので、第３図に
示すように有効符合としてランレングス数に変換された
（００１１０１００）の８ビットが下位に移動した状態
になる。 このとき」二値側の内容は第２図（１）の下位側８ビツ
トとなる。次に制御回路２５は選択信号ｆにてマルチプ
レクサ１６にシフト回路１５からの入力を選択せしめ、
また信号ｅを発して、シフト回路１５の内容をＡＮＤゲ
ー１１７．ＯＲケート２１を介してレジスタ１３に格納
させる。 他方旧数値１はマスク回路１８にも与えられる。 ｉの内容は８であるのでその内容は第４図（１）に示す
ように下位８ヒツトが１”、−、Ｉｒ、位８ヒツトが“
０”の状態になる。次にｉｆｉ！Ｉ御回ＦＩＪ！２５は
ｌＨ号ｋを出力してレジスタ１［に次のデータ〔第２図
（２）〕を取込ませ、この内容を格納したシフト回路１
５を動作さゼる。そうすると加算回路２３のｄ１数値１
は“８゛であるからシフト回路１５の出力は第４図（２
）に示すように第２図（２）の内容が８ビット右シフＩ
・した状態となる。 而して次には制御回路２５は選択信号ｆにてシフト回路
１５の内容を選択する。そうするとマスク回路１８の内
容は第４図（１）に示したとおりであるから、ＡＮＤゲ
ート１７の出力は第４図（３）に示ずよ・うに上位８ピ
ッＩ−は“’ ｏ ” 、下位８ピツＩ・はシフト回路
１５の内容どおりとなる。一方静ロゲート２０にはマス
ク回Ｖ８１８出力が反転されて与えられるのでＡ１１ｌ
ｌｌゲート２０出力は第４図（４）に示すように下位８
ビツトが“０”、上位８ビツトがレジスタ１３の」１位
８ビットの内容となる。従ってＯＲゲー１−２１出力は
両ＡＮＩＩゲー１−１７．２０の和となり、その結果次
に変換されるべき黒１０のＭｌ＋符合が上位側にあり、
次に白１０が続いたデータ列となる。 これが復号化１？ＯＭ ２４に与えられ、また制御回路
２５からは“黒”のカラー判定信号ｊが与えられるので
、復号化ＲＯＭ ２４はランレングス数“１０”を出力
する。 川の１０のＭｌ＋符合は７ビツトであるので、これが処
理済数検出回路２２に検出され加算回路２３の計数（直
ｉはＢ ＋７ ＝１５となる。 制御回路２５は２回の変換によっても加算回路２３から
信号ｇが得られないので選択信号ｍにより次にばレジス
タ１２に格納しておいたデータ〔第２図（１）〕をマル
チプレクサ１４を介してシフト回路１５に取込まセ、ｉ
−”１５°゛ビットのシフトを行わせる。 そうすると第５図に示す如き内容となり、前述したとこ
ろと同様にしてレジスタ１３に格納される。 計数値ｉはマスク回路１８にも与えられ、第６図
化回路に関するものである。 〔従来技術〕 送信側のファクシミリ装置においては光電変換素子にて
得た黒白の２値データ列をＭｌｌ （Ｍｏｄｉｆｉｅｄ
ｌｌｕｆｆｍａｎ）符合化してデータ量を圧縮して回線
に送出し、これを受けた受信側のファクシミリ装置にお
いてばＭｌｌ符合を元の画像情報のランレングス数に相
当する２値データ列に復号化して光学情報として記録す
べくなしである。 （以 下 余 白） 第 １ 表 Ｍ１１符合は第１表に示す如きものであって、ランレン
グス数、つまり同色の画素が連続する数の６３以下の符
合をターミネート符合、６４以上であ、って６４ずつ増
加する符合をメークアップ符合と称し、ランレングス数
が６３以下である場合はターミネート符合のみによって
、６４以」二である場合はメークアップ符合とターミネ
ーＩ・符合とを組合ゼで表わされる。そして必ずターミ
ネート符合によって終結される。 さて、本発明はＭＨ符合からランレングス数に復号化す
る回路に関するものであるが、従来、第７図に示す如き
復号化回路が知られていた（特開昭５７−６５０６４号
）。即う回線から受信した旧（符合列は制御回路７１が
出力するクロックをシフｊ・パルスとしてシフトレジス
タ７３に取込まれる。このクロックはまたカウンタ７２
Ｌこ与えられる。７４は復号化ＲＯＭであって、前記カ
ウンタ７２出力、シフトレジスタ７３出力及び制御回路
７１が発する白黒判別符合へがアドレスとして入力され
これにより入力Ｍｌ＋符合列に対応する白、黒のランレ
ングス数のデータを得第８図はマイクロプロセッサ８１
を用いて制御回路８２及びレジスタ８３を構成した場合
の例であり、受信されたＭｌ＋符合列は符合ハソファ８
４に一旦格納され、次いで適宜レジスタ８３に取り込ま
れ、このレジスタ８３内の上位から１ビットずつその格
納データの“１”０”の判定をし、Ｍｌ＋符合に合致す
る符合であることが判定されると、そのランレングス数
を制御回路８２にて発生させて外部回路へ出力するもの
となっていた。 〔発明が解決しようとする問題点〕 上述の第７図の復号化回路でば１ビア）ずつの処理が行
われること、また１ビツトの処理を行う都度Ｍｌ＋符合
であるか否かを復号化ＲＯＭ出力Ｂにて判別する必要が
あること等により高速化に適していないという問題があ
る。 また第８図の復号化回路はハードウェア量が少ないとい
う利点はあるが、復号化処理に多くのプログラムステッ
プを要し、やはり高速符合化に適していない。 〔問題点を解決するための手段〕 本発明は上述の如き問題点を解決すべ（なされたもので
あって判定すべき符合列の先頭ビットが所定位置になる
ようにデータの整列を逐次行う構成として高速化を実現
した復号化回路を提供することを目的とする。 本発明に係る復号化回路は２値データのランレングスを
表わす圧縮化符合を元のランレングス数に相当する２値
信号に復号化する回路において、圧縮化符合を一旦格納
する所定ビット数のメモリと、該メモリのパラレル出力
をラッチする第ｊ。 第２のレジスタと、これらのレジスタの内容を選択的に
入力するシフト回路と、シフト回路の内容を格納すべき
第３のレジスタと、第１のレジスタ又はシフト回路の内
容と第３のレジスタの内容とを併合させるためのマスク
回路と、併合されたデータを入力してランレングス数に
変換する復号化ＲＯＭと、復号化ＲＯＭにて有効に変換
された圧縮化符合のビット数を検出する回路と、該回路
の出力を加算する加算回路とを具備し、加算回路の内容
に基づきシフト回路におけるデータのシフト数を決定し
、またマスク回路の内容を決定し、更に各レジスタ及び
シフト回路間のデータ転送を制御して、復号化ＲＯＭに
入力するデータの最上位に変換すべき符合列を整列する
ようになしてあることを特徴とする。 〔実施例〕 以下本発明をその実施例を示す図面に基づき具体的に説
明する。第１図は本発明装置の構成を示すブロック図で
ある。受信されたＭｌ＋符合列はシリアルに符合バッフ
ァメモリ 〔以下符合バッファという〕１０に取込まれ
、ここから第１３第２のレジスタ１１．１２にパラレル
に送出する。この実施例では符合バッファ１０のパラレ
ル出力は１６ビソ１−とし、その取込は後述する制御回
路２５の出力信号ｎにて制御される。レジスタＩＩ、１
２の内容は制御回路２５が出力する選択信号ｍにて入力
を選択するマルチプレクサ１４を介してシフｌ−回路１
５に選択的に与えられる。シフト回路１５ば加算回路２
３の８１数値ｊに対応してデータを上位側へシフトする
ものであり、上位側へシフトされたデータは下位側へ戻
るようにしである。マルチプレクサ１６はレジスタ１１
又はシフト回路１５の内容を制御回路２５が出力する選
択信号ｆに従いＡＮＤケーＩ・１７へ選択的に与えしめ
る。１８はマスク回路であってレジスタ１１．第３のレ
ジスタ１３又はシフト回路１５の内容の−・部をマスク
して符合化ＲＯＭ ２４． レジスタ１３へ与えしめ
るものであり、加算回路２３の言１数値ｊが入力され、
これに相当する下位側ヒツトを“１”、残りの−に値開
ヒソ１−を“０゛′とする。その内容はＡＮｒｌゲート
１７へは直接に、またＡＮＤゲー１−２０へはインバー
タ１９を介して与えられる。ＡＮＤゲート２０のもう一
つの入力は第３のレジスタ１３の内容となっている。 ＡＮｒｌゲー１〜１７．２０の出力はＯＰゲート２１を
介して復号化１１０Ｍ ２４又はレジスタ１３へ与えら
れる。 復号化ＲＯＭ ２４はＭｌ＋符合をランレングス数に直
接的に変換するためのものであり、第１表の如き内容の
記１ａ内容を有している。処理済数検知回路２２はＯＲ
ゲー１−２１の符合出力のうらで何ヒツトをＭｌ＋符合
の検出に使用したかを表わす数イ１ηを求めるものであ
り、この数値を加算回路２３に送出する。加算回路２３
ばこの数値を加算するが、１６まで計数すると再びＯか
ら６１数を開始するように構成しである。 制御回路２５は上記各回路の動作を制御するものであっ
て、加算回路２３は計数値が１６以」二になると信号ｇ
を制御回路２５に与える。逆に制御回路２５は加算回路
２３にリセット信号りを与える。またレジスタ］Ｌ１２
，１３へのデータ取込は制御回路２５が発する信号に、
ｄ、ｅによって行われる。マスク回路１８には信号ｌを
与えて全て“１”の初期セント状態とする。その他（Ｊ
ｌはカラー判定信号であって復号化ＲＯＭ ２４に与え
られる。 次に以上の如き構成の本発明回路の動作を説明する。い
ま符合バッファから取込むべき１６ビツトの符合列が第
２図［１１，＋２１に示す順序であったものとする。即
ち最初に取込むべき１６ビツトのデータは最上位（先に
符合バッファｌＯに入力される方）側から白６３及び黒
１０の旧符合及び“０” （最下位）となっている。 次の１６ビソトは最」二値側から白の１０の旧符合より
冒頭の“０” （前記用１０のＭ Ｉ＋ ２４合の後に
ある）が欠落したもの、及び焦７のＭｌ＋符合となって
いる。 下位側７ビノトはその内容が以下の説明と無関係である
ので省略してＸで示している。 まず制御回路１７は信号に、ｄを出力してレジスタ１１
．１２にＭｌ＋符合列１６ビソトを取込ませる。これと
同時に信号ｐを出力してマスク回路１日の内容を総て１
″とする。また信号りを出力して加算回路２３をリセッ
トしておく。更にマルチプレクサ１６に対して所定の選
択信号ｆを与えてレジスタ１１からの入力を選択し、こ
れをＡＮＤゲート１７に与える。 マスク回路１８の内容は総て“１′となっているからへ
ＮＤゲート１７への入力はそのままＯＲゲート２１に入
力される。一方マスク回路１８の出力はインバータ１９
を介してＡＮＤゲー１−２０へ入力されるからその出力
は総て“０”となり、結局ＯＲゲート２１出力は符合バ
ッファ１０から取込んだ第２図（１１の内容そのものと
なる。 ＯＰゲート２１出力は復号化ＲＯＭ ２４ヘアドレス信
号として与えられ、また制御回路２５からはカラー判定
信号Ｊ （最初は白を表わす“０”）が与えられている
ので、上位の〔００月旧００〕のデータ列よりランレン
グス数６６３”を出力する。処理済数構出回１？８２２
は復号化１１０Ｍ ２４と同内容を受＋Ｊるが、そのラ
ンレングス数を出力するのではなく、このとき有効に変
換に用いられたデータ列のピッ１〜数（この場合は８）
を予め記憶ざ廿である情報により検出し、８を加算回路
２３にバイナリ信号にて出力する。そうすると加算回路
２３ばその計数値ｉが“８”となるのでこれを出力する
ことになる。 一方制御回路２５は選択信号ｍを出力してマルチプレク
サ１４にレジスタ１１の内容をシフト回路］５にセン１
−シておく。そうすると計数値１の入力により、この場
合は８ピッ１〜分下位側へシフトされるので、第３図に
示すように有効符合としてランレングス数に変換された
（００１１０１００）の８ビットが下位に移動した状態
になる。 このとき」二値側の内容は第２図（１）の下位側８ビツ
トとなる。次に制御回路２５は選択信号ｆにてマルチプ
レクサ１６にシフト回路１５からの入力を選択せしめ、
また信号ｅを発して、シフト回路１５の内容をＡＮＤゲ
ー１１７．ＯＲケート２１を介してレジスタ１３に格納
させる。 他方旧数値１はマスク回路１８にも与えられる。 ｉの内容は８であるのでその内容は第４図（１）に示す
ように下位８ヒツトが１”、−、Ｉｒ、位８ヒツトが“
０”の状態になる。次にｉｆｉ！Ｉ御回ＦＩＪ！２５は
ｌＨ号ｋを出力してレジスタ１［に次のデータ〔第２図
（２）〕を取込ませ、この内容を格納したシフト回路１
５を動作さゼる。そうすると加算回路２３のｄ１数値１
は“８゛であるからシフト回路１５の出力は第４図（２
）に示すように第２図（２）の内容が８ビット右シフＩ
・した状態となる。 而して次には制御回路２５は選択信号ｆにてシフト回路
１５の内容を選択する。そうするとマスク回路１８の内
容は第４図（１）に示したとおりであるから、ＡＮＤゲ
ート１７の出力は第４図（３）に示ずよ・うに上位８ピ
ッＩ−は“’ ｏ ” 、下位８ピツＩ・はシフト回路
１５の内容どおりとなる。一方静ロゲート２０にはマス
ク回Ｖ８１８出力が反転されて与えられるのでＡ１１ｌ
ｌｌゲート２０出力は第４図（４）に示すように下位８
ビツトが“０”、上位８ビツトがレジスタ１３の」１位
８ビットの内容となる。従ってＯＲゲー１−２１出力は
両ＡＮＩＩゲー１−１７．２０の和となり、その結果次
に変換されるべき黒１０のＭｌ＋符合が上位側にあり、
次に白１０が続いたデータ列となる。 これが復号化１？ＯＭ ２４に与えられ、また制御回路
２５からは“黒”のカラー判定信号ｊが与えられるので
、復号化ＲＯＭ ２４はランレングス数“１０”を出力
する。 川の１０のＭｌ＋符合は７ビツトであるので、これが処
理済数検出回路２２に検出され加算回路２３の計数（直
ｉはＢ ＋７ ＝１５となる。 制御回路２５は２回の変換によっても加算回路２３から
信号ｇが得られないので選択信号ｍにより次にばレジス
タ１２に格納しておいたデータ〔第２図（１）〕をマル
チプレクサ１４を介してシフト回路１５に取込まセ、ｉ
−”１５°゛ビットのシフトを行わせる。 そうすると第５図に示す如き内容となり、前述したとこ
ろと同様にしてレジスタ１３に格納される。 計数値ｉはマスク回路１８にも与えられ、第６図
【υに
示すようにその内容は下位１５ビツトが１”、最」１位
ビットが０゛となる。 制御回路は次に選択信号ｍによりレジスタ１１の内容（
第２図（２）〕をママルチプレクサ４に選択させてシフ
ト回路１５に入れ、１５ビットのシフトを行わせる。そ
うするとシフト回路１５の内容は第６図（２）に示すよ
うになる。 マスク回路１日の内容は最」−位ビソトのみが０”であ
るので、第５図のレジスタ１３の内容は最」−位のビッ
ト（未処理分）のみがＯＲゲート２】にそのまま与えら
れることになる（他はＯ）のに対し、マルチプレクサ１
６を介してＡＮＤゲート１７に入力されるシフト回路Ｉ
５の内容は下位１５ヒツトがそのままＯＲゲー１−２１
に与えられることになり、結局ＯＲゲート２１出力は第
６図（５）に示すように最先の未処理のＭ１１符合白１
０が先端に位置する状態となっている。 ごれが復号化ＲＯＭ ２４に与えられ、またカラー判定
信号ｊ （このときは白）が与えられることになり復号
化ＲＯＭ ２４＆ｉランレングス数１０を出力する。 処理済数構出回路２２は処理済数を５と判定してこれを
加算回路２３に与えるのでその加算値は２０となる。こ
のため加算回路２３は制御回路２５に対し信号ｇを発す
ると共に計数値ｌは２Ｏ−１６＝４となる。 制御回路２５は信号ｇの入力により信号ｄを出力１、て
符合バッファ１０から第２図（２）に示す符合列を取込
まゼる。同時にレジスタ１１には図示しない次の１６ビ
ツトのデータを取込ませる。そしてレジスタ１２の内容
をシフト回路１５に入力し、加算回路２３の旧数値ｉ＝
４ピッ１−のシフトを行う。そうすると第２図（２）か
ら明らかな如くシフト回路１５の内容は黒７の（０００
１１）が先頭にシフトした状態になる。これを前同様に
してレジスタ１３に格納する。 このときマスク回路は下位４ビツトが“１”、上位１２
ビットが“０”であるので、ＯＲゲート２１出力の」二
値１２ヒツトはレジスタＩ３の内容となり、その先頭の
場７が復号化ＲＯＭにてランレングス数に変換出力され
ることになる。 上述の如き動作を反復することにより復号化ＲＯＭ２４
に与えられるＯＲゲート２１出力は常に復号ずべき門１
１符合がその先頭が最上位に位置する。Ｌうに整列され
ることになる。 〔効果〕 以上のよ・うに復号化ＲＯＭ ２４にば復号ずべきＭｌ
＋符合が最上位ピッ１−に先頭を位置さ−１て入力され
ることになり、高速の復号が可能となる。またこのよう
なデータ整列も高速に行なえるので、従来に比して高速
の復号化回路が実現できる。
示すようにその内容は下位１５ビツトが１”、最」１位
ビットが０゛となる。 制御回路は次に選択信号ｍによりレジスタ１１の内容（
第２図（２）〕をママルチプレクサ４に選択させてシフ
ト回路１５に入れ、１５ビットのシフトを行わせる。そ
うするとシフト回路１５の内容は第６図（２）に示すよ
うになる。 マスク回路１日の内容は最」−位ビソトのみが０”であ
るので、第５図のレジスタ１３の内容は最」−位のビッ
ト（未処理分）のみがＯＲゲート２】にそのまま与えら
れることになる（他はＯ）のに対し、マルチプレクサ１
６を介してＡＮＤゲート１７に入力されるシフト回路Ｉ
５の内容は下位１５ヒツトがそのままＯＲゲー１−２１
に与えられることになり、結局ＯＲゲート２１出力は第
６図（５）に示すように最先の未処理のＭ１１符合白１
０が先端に位置する状態となっている。 ごれが復号化ＲＯＭ ２４に与えられ、またカラー判定
信号ｊ （このときは白）が与えられることになり復号
化ＲＯＭ ２４＆ｉランレングス数１０を出力する。 処理済数構出回路２２は処理済数を５と判定してこれを
加算回路２３に与えるのでその加算値は２０となる。こ
のため加算回路２３は制御回路２５に対し信号ｇを発す
ると共に計数値ｌは２Ｏ−１６＝４となる。 制御回路２５は信号ｇの入力により信号ｄを出力１、て
符合バッファ１０から第２図（２）に示す符合列を取込
まゼる。同時にレジスタ１１には図示しない次の１６ビ
ツトのデータを取込ませる。そしてレジスタ１２の内容
をシフト回路１５に入力し、加算回路２３の旧数値ｉ＝
４ピッ１−のシフトを行う。そうすると第２図（２）か
ら明らかな如くシフト回路１５の内容は黒７の（０００
１１）が先頭にシフトした状態になる。これを前同様に
してレジスタ１３に格納する。 このときマスク回路は下位４ビツトが“１”、上位１２
ビットが“０”であるので、ＯＲゲート２１出力の」二
値１２ヒツトはレジスタＩ３の内容となり、その先頭の
場７が復号化ＲＯＭにてランレングス数に変換出力され
ることになる。 上述の如き動作を反復することにより復号化ＲＯＭ２４
に与えられるＯＲゲート２１出力は常に復号ずべき門１
１符合がその先頭が最上位に位置する。Ｌうに整列され
ることになる。 〔効果〕 以上のよ・うに復号化ＲＯＭ ２４にば復号ずべきＭｌ
＋符合が最上位ピッ１−に先頭を位置さ−１て入力され
ることになり、高速の復号が可能となる。またこのよう
なデータ整列も高速に行なえるので、従来に比して高速
の復号化回路が実現できる。
第１図は本発明回路のブロック図、第２〜第０図はその
動作説明のための符合列図、第７，８図は従来の復号化
回路図である。 】Ｏ・・・符合バッファ １１，１２．１３・・・レジ
スタ１４．１６ ・・マルチプレクサ １５・・・シ
フト回路１７．２０・・・ＡＮＩＩゲー１−１８・・・
マスク回路１９・・・インバータ ２１・ＯＲゲート２
２・・・処理済＃！Ｉ検出回路 ２３・・加算回路 ２
４・・・復号化回路 ２５・・制御回路 特 許 出願人 三洋電機株式会社 代理人 弁理士 河 野 登 夫 手続補正書（自発） 昭和５９年９月２０日
動作説明のための符合列図、第７，８図は従来の復号化
回路図である。 】Ｏ・・・符合バッファ １１，１２．１３・・・レジ
スタ１４．１６ ・・マルチプレクサ １５・・・シ
フト回路１７．２０・・・ＡＮＩＩゲー１−１８・・・
マスク回路１９・・・インバータ ２１・ＯＲゲート２
２・・・処理済＃！Ｉ検出回路 ２３・・加算回路 ２
４・・・復号化回路 ２５・・制御回路 特 許 出願人 三洋電機株式会社 代理人 弁理士 河 野 登 夫 手続補正書（自発） 昭和５９年９月２０日
Claims (1)
- 【特許請求の範囲】 １、２値データのランレングスを表わす圧縮化符合を元
のランレングス数に相当する２値信号に復号化する回路
において、 圧縮化符合を一旦格納する所定ビット数の メモリと、該メモリのパラレル出力をラッチする第１、
第２のレジスタと、これらのレジスタの内容を選択的に
入力するシフト回路と、シフト回路の内容を格納すべき
第３のレジスタと、第１のレジスタ又はシフト回路の内
容と第３のレジスタの内容とを併合させるためのマスク
回路と、併合されたデータを入力してランレングス数に
変換する復号化ＲＯＭと、復号化ＲＯＭにて有効に変換
された圧縮化符合のビット数を検出する回路と、該回路
の出力を加算する加算回路とを具備し、加算回路の内容
に基づきシフト回路におけるデータのシフト数を決定し
、またマスク回路の内容を決定し、更に各レジスタ及び
シフト回路間のデータ転送を制御して、復号化ＲＯＭに
入力するデータの最上位に変換すべき符合列を整列する
ようになしてあることを特徴とする復号化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14898684A JPS6128276A (ja) | 1984-07-17 | 1984-07-17 | 復号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14898684A JPS6128276A (ja) | 1984-07-17 | 1984-07-17 | 復号化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6128276A true JPS6128276A (ja) | 1986-02-07 |
Family
ID=15465137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14898684A Pending JPS6128276A (ja) | 1984-07-17 | 1984-07-17 | 復号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6128276A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61265927A (ja) * | 1985-05-20 | 1986-11-25 | Casio Comput Co Ltd | 可変長コ−ド解析方法及びその装置 |
| JPH0490268A (ja) * | 1990-08-01 | 1992-03-24 | Hitachi Ltd | 画像信号復号化方式 |
-
1984
- 1984-07-17 JP JP14898684A patent/JPS6128276A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61265927A (ja) * | 1985-05-20 | 1986-11-25 | Casio Comput Co Ltd | 可変長コ−ド解析方法及びその装置 |
| JPH0490268A (ja) * | 1990-08-01 | 1992-03-24 | Hitachi Ltd | 画像信号復号化方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB1338731A (en) | Data processing system | |
| JPS62283778A (ja) | ２値デ−タ伸長処理装置 | |
| KR870008446A (ko) | 2진 데이타 압축·신장 처리 장치 | |
| JPS5937773A (ja) | ランレングス符号復号装置 | |
| JPS60140981A (ja) | 符号語システムのデジタル符号語を復号する方法および装置 | |
| JPH05145770A (ja) | 符号・復号化装置 | |
| US7085415B2 (en) | Image display apparatus | |
| JP2774490B2 (ja) | 画像コードの復号装置 | |
| JP2877236B2 (ja) | 符号化装置 | |
| US6795077B2 (en) | System for processing graphic patterns | |
| CN108809320A (zh) | 一种基于lz77的数据压缩方法、设备及终端 | |
| JPS6341271B2 (ja) | ||
| JP3230172B2 (ja) | パラレルデータのシリアル同期保護回路 | |
| JP2774489B2 (ja) | 画像コードの復号装置 | |
| JPS58159123A (ja) | 可変長符号発生装置 | |
| JPS6028371A (ja) | デ−タ格納方法 | |
| KR910009792B1 (ko) | 팩시밀리의 화신호 처리회로 | |
| JPS5831664A (ja) | フアクシミリ信号の一次元符号化方式 | |
| JPS6235779A (ja) | 画像コ−ドの復号装置 | |
| JPS63301677A (ja) | 変化点検出回路 | |
| KR860003531Y1 (ko) | 한글코드 구별장치 | |
| JPH03234174A (ja) | ファクシミリ装置 | |
| JPH10191068A (ja) | 画像符号化装置及び画像符号化方法 | |
| JPS61173582A (ja) | 変化点検出回路 | |
| JPS589966B2 (ja) | キ−ニユウリヨクジヨウホウヒヨウジソウチ |