JPS63301677A - 変化点検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ファクシミリ装置に関し、特に、７アクシミ
リ装置における画データの変化点検出回路に関する。

従来の技術 従来、ファクシミリの画データ変化点検出回路について
は、１ラインの先頭画素よりビットシリアル又はバイト
パラレルに順次変化点検出する方式のものが提案されて
いる。

発明が解決しようとする問題点 しかしながら、従来技術によると、１ラインのほとんど
が白で占められるようなラインでも、１ラインの先頭か
ら順次変化点検出を行なっていくので、変化点検出の効
率が悪いという欠点があった。

本発明は従来の技術に内在する上記欠点を解消する為に
なされたものであり、従って本発明の目的は、ｌライン
の変化点検出処理を高速化することを可能とした新規な
変化点検出回路を提供することにある。

問題点を解決するための手段 上記目的を達成する為に、本発明に係る変化点検出回路
は、１ライン分の画データを記憶するラインメモリと、
該ラインメモリ中の画データについてｎビット単位に全
白か否かをラインメモリへの書込時に判定しｎビット毎
にフラグ情報として１ライン分出力する判定回路と、該
判定回路からの出力情報を順次記憶し出力するｍビット
レジスタと、該ｍビットレジスタのｍビット出力をプラ
イオリティエンコードし連続白ビット長を示す信号を出
力するエンコーダ回路と、該エンコーダ回路出力により
指定される連続白ビット長を初期値として１ライン分の
画データの変化点を検出する変化点検出手段とを備えて
構成される。

実殉例 次に本発明をその好ましい一実捲例について図面を参照
して詳細に説明する。

ｗ、１図〜第５図に本発明の一実捲例を示す。第１図は
本発明に係る変化点検出回路の一実捲例を示すブロック
構成図である。

第１図を参照するに１本実施例では説明を簡略化する為
に、１ラインを１０２４ビツトにとり１判定ビット数ｎ
を２５６ビツト、フラグを記憶するレジスタピット数ｍ
を４ビツトとする。先ず、参照番号１は８ビツトパラレ
ル入出力可能ラインメモリであり１画データ入力時には
バイト単位にシーケンシャル書込可能で画データ出力時
にはアドレスによりランダム読出し可能な構造をもつ、
２はラインメモリ１に入力される画データ２５６ピツト
毎に全白か否かを判定しその結果を出力する判定回路、
３は判定回路２より出力されたデータを記憶するシリア
ル・イン・パラレルｅアウト可能な４ビツトシフトレジ
スタ、４はシフトレジスタ３の出力ヲエンコードするエ
ンコーダ、５はエンコーダ４からの出力により変化点検
出のためのラインメモリへのトップアドレスを初期値と
して任意に設定できる変化点検出器をそれぞれ示す。１
１１’、ｔバイトパラレル入力画信号、１２Ｆｉ転送り
ロック、１３はバイトパラレル出力画信号、　２１は判
定結果出力１号、２２はシフトクロック、３１は４ビッ
トフラグ出力、４１は３ビツトエンコード・出力、５１
はラインメモリ１へのアドレス信号、５２は変化点検出
結果出力信号をそれぞれ示す。

次に２本実施例の動作を第２図〜第５図を使用して説明
する。

第２図はラインメモリに蓄積される１ライン分の画泗号
を示す図であり、１ラインを１０２４ビツトとし１判定
ビット数を２５６ビツトとしたので。

２５６ビツトの４つのブロック８１〜Ｂ４に分割するこ
とができる。ここで、Ｂｌが先頭ブロックを示している
。また１ライン中の白／黒ランの分布は先頭から、白５
２０ビット、黒２５６ビツト、白２４８ビットとなって
いるとする。

第３図において１判定回路２はブロックＢ１の２５６ビ
ツトについて、転送りロック１２に従いバイトパラレル
に画データを入力し、３２バイト（２５６ビツト）につ
いて全白か否かをサーチする。ブロックＢ１については
３２バイトが全白であるので。

判定結果２１としてｒＬＯＪレベルは号を、シフトクロ
ック２２として１パルスを出力し、その後１判定結果２
１を初期状態レベルｒＬＯＪに戻す。以下同様な動作が
ブロックＢ２の３２バイトについて行なわれる。

次にブロックＢ３に入ると、ブロックＢ３には黒画素が
含まれるので１判定回路２は画信号転送中にその転送画
虞号１バイト中に１ビツトでも黒画素が存在すると、た
だちに判定結果２１としてｒＨＩＪレベル１号を出力し
、６４バイトの転送が終了した時点でシフトクロックを
１パルス出方し、その後判定結果２１をｌ’−ＬＯＪに
戻す。同様な動作がブロックＢ４の３２バイトについて
行表われる。

第４図はシフトレジスタ３に判定結果２１がシフトクロ
ック２２により取り込まれた状態を示しており、　ＢＦ
ｌがブロックＢ１の、　ＢＦ２がブロックＢ２の、　Ｂ
Ｆ３がブロックＢ３のｈＢＦ４がブロックＢ４のそれぞ
れ全白か否かを示すフラグ情報を格納するレジスタに対
応し工いる。またレジスタ３はシリアル・インφパラレ
ル書アウト可能な４ビツトシフトレジスタ構造となって
おり、　ＢＦ４側より判定結果２１が取込まれ、シフト
クロック入力毎に順次シフトを行ない、１ラインの判定
が完了した時点で、フラグ情報を４ビツトフラグ出カ３
１としてエンコーダ４に出力している。エンコーダ４は
。

４ビツトフラグ出力３１を第５図に示すようにエンコー
ドし、３ビツトエンコード出力４１を出力する。

エンコード出力４１は連続する全白ブロック数を示して
おり、その値はＯ〜４の間で変化し「０００−］が０．
　　「０ＯＩＪが１．　　「０１０Ｊが２．「０１１」
が３．「１００」が４をそれぞれ表わしている。本実抱
例の場合にはエンコード出力４１はｌ’−０１０Ｊとな
っており。

連続全白ブロック数が２であることを示している。

変化点検出器５は、ラインメモリ１の中の１ライン分の
画データの変化点検出を行う時に、エンコード出力４１
を確認し、連続全白ブロック数が２であるので変化点検
出をブロックＢ３の先頭１バイトから始めるようアドレ
ス信号５１を出力するとともに、初期値として５１２ピ
ツトをセットする。

変化点検出器５は、最初の黒画素を検出するまでに、更
に白８ビットを認識し、これを５１２ビツトに加えて変
化点検出結果として白５２０ビットを示す１号５２を出
力する。以下は順次変化点を検出し。

１ラインの最後までに黒２５６ビツト、白２４８ピット
をそれぞれ５２により出力する。以上述べたよりに、１
ラインの先頭から白が連続している場合には変化点検出
をラインの途中から行うことができ。

高速化が可能である。

発明の詳細 な説明したように１本発明によれば、ラインメモリへの
画データ書込時に、連続白情報をブロック単位に記憶し
ておき、後でラインメモリ中の画データを読出して変化
点を検出する際に連続臼カ示すれているブロックに対し
ては変化点検出を行う必要がなく、１ラインの変化点検
出処理を高速化できる効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロックＲＩ　Ｆｙ。 図％＠２図〜第５図は本発明による一実＠列の動作説明
図である。 １・・・ラインメそり、２・・・判定回路、３・・・４
ビツトシフトレジスタ、４・・・エンコーダ、５・・・
変化点検出器 特許出願人　　　日本電気株式会社 代　理　人　　　弁理士　熊谷雄太部 第１Ｎ １ライシ／＋滓ｉ成′　：　白５２０ヒ゛、ト、、＠、
２５６ヒ゛ウド　、　白２４８こ゛１ト第２図 １シデータＩＩ　　　　　　　Ｂ＋　　　　　　　　　
　　８２　　　　　　　　　　８３　　　　　　　　　
　　Ｂ４第３図

Claims (1)

【特許請求の範囲】
1. １ライン分の画データを記憶するラインメモリと、該ラ
   インメモリ中の画データについてｎビット単位に全白か
   否かを該ラインメモリへの書込時に判定しｎビット毎に
   フラグ情報として１ライン分出力する判定回路と、該判
   定回路からの出力情報を順次記憶し出力するｍビットレ
   ジスタと、該ｍビットレジスタのｍビット出力をプライ
   オリティエンコードし連続白ビット長を示す信号を出力
   するエンコーダ回路と、該エンコーダ回路の出力により
   指定される連続白ビット長を初期値として１ライン分の
   画データの変化点を検出する変化点検出器とを有するこ
   とを特徴とする変化点検出回路。