JPS61285537A - マイクロプログラム制御によるデ−タ処理装置 - Google Patents
マイクロプログラム制御によるデ−タ処理装置Info
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- JPS61285537A JPS61285537A JP12609485A JP12609485A JPS61285537A JP S61285537 A JPS61285537 A JP S61285537A JP 12609485 A JP12609485 A JP 12609485A JP 12609485 A JP12609485 A JP 12609485A JP S61285537 A JPS61285537 A JP S61285537A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、マイクロプログラム制御データ処理装置に係
シ、特にマイクロ命令制御の一部をナノプログラムによ
多制御する装置に好適なマイクロプログラム制御データ
処理装置に関するものである。
シ、特にマイクロ命令制御の一部をナノプログラムによ
多制御する装置に好適なマイクロプログラム制御データ
処理装置に関するものである。
演算の種類を示すオペコードと演算の対象となるオペラ
ンドを示すオペランド指定子より成る命令では、ソース
となるオペランド（ソースオペランド）がメモリ上ある
い社レジスタ上のどちらに存在するかという情報は、オ
ペコードでは与えられずソースオペランドのオペランド
指定子で与えられる。このためマイクロ命令先順アドレ
スを、オペコードのみを基に生成するならば、ソースオ
ペランドの所在が認識されない。また、オペランド指定
子まで含めてマイクロプログラム先頭アドレスを生成す
れば、オペランドの所在がメモリかレジスタかによって
マイクロプログラムを分ける必要が生じ、マイクロプロ
グラム容量の増加を招く。そこで一般には特開昭５９−
７９３５４号、５９−５８５４６号で述べられているよ
うに、オペコードによってのみマイクロプログラムの先
頭アドレスを生成し、オペランドの差異はサブルーチン
又はナノプログラムで吸収するととＫよってマイクロプ
ログラム容量を抑える方法が採られる。
ンドを示すオペランド指定子より成る命令では、ソース
となるオペランド（ソースオペランド）がメモリ上ある
い社レジスタ上のどちらに存在するかという情報は、オ
ペコードでは与えられずソースオペランドのオペランド
指定子で与えられる。このためマイクロ命令先順アドレ
スを、オペコードのみを基に生成するならば、ソースオ
ペランドの所在が認識されない。また、オペランド指定
子まで含めてマイクロプログラム先頭アドレスを生成す
れば、オペランドの所在がメモリかレジスタかによって
マイクロプログラムを分ける必要が生じ、マイクロプロ
グラム容量の増加を招く。そこで一般には特開昭５９−
７９３５４号、５９−５８５４６号で述べられているよ
うに、オペコードによってのみマイクロプログラムの先
頭アドレスを生成し、オペランドの差異はサブルーチン
又はナノプログラムで吸収するととＫよってマイクロプ
ログラム容量を抑える方法が採られる。
第４図は、ナノプログラムによる方式でのデータ処理装
置における実行ユニット（Ｅユニット）のマイクロプロ
グラムフローを示すもので、第４図（ａ）が、ナノプロ
グラム起動のためのマイクロ命令であυ、第４図（ｂ）
がンースオベランド読み出しナノプログラム７０−であ
る。第１図（ａ） Ｋ示すように、マイクロプログ２ム
中に＠０ＰＤＡ＃又は＝ＯＦＤＢ”のパターンが存在す
ると、第４図世）に示すナノプログラムが起動され、第
１ステツプ４００においてソースオペランドの所在を判
定してメモリ上あるいはレジスタ上に存在するオペラン
ドをソースオペランドとしていた。しかし、このような
方式ではオペランドの所在の判定が必要となシ、実行時
間の低下を招いていた。
置における実行ユニット（Ｅユニット）のマイクロプロ
グラムフローを示すもので、第４図（ａ）が、ナノプロ
グラム起動のためのマイクロ命令であυ、第４図（ｂ）
がンースオベランド読み出しナノプログラム７０−であ
る。第１図（ａ） Ｋ示すように、マイクロプログ２ム
中に＠０ＰＤＡ＃又は＝ＯＦＤＢ”のパターンが存在す
ると、第４図世）に示すナノプログラムが起動され、第
１ステツプ４００においてソースオペランドの所在を判
定してメモリ上あるいはレジスタ上に存在するオペラン
ドをソースオペランドとしていた。しかし、このような
方式ではオペランドの所在の判定が必要となシ、実行時
間の低下を招いていた。
本発明は、ナノプログラム制御を用いた時に生じる、こ
の実行速度低下を最小限に抑えるためになされたもので
ある。
の実行速度低下を最小限に抑えるためになされたもので
ある。
本発明の目的は、オペランドの所在の判定によって実行
速度低下が生じないマイクロプログラム制御データ処理
装置を提供するととＫある。
速度低下が生じないマイクロプログラム制御データ処理
装置を提供するととＫある。
本発明では、マイクロ命令中に”ＯＰＤ”のパターンが
存在すると、まず、ソースオペランドがレジスタである
としてレジスタ読み出しと転送を行い、同時にそのサイ
クルでナノプログラムによってオペランドの所在の判定
を行う。そして、オペランドがメモリであった場合には
、ディスティネーションへの書き込みパルスをマスクす
ると共にメモリへの読み出し起動を行う。従って１本発
明によれば、レジスタ間転送又はメモリ読み出し起動と
ナノプログラムによるオペランド所在の判定が同時に行
われるために、オペランドがレジスタの場合もメモリの
場合も実行速度の低下がない。
存在すると、まず、ソースオペランドがレジスタである
としてレジスタ読み出しと転送を行い、同時にそのサイ
クルでナノプログラムによってオペランドの所在の判定
を行う。そして、オペランドがメモリであった場合には
、ディスティネーションへの書き込みパルスをマスクす
ると共にメモリへの読み出し起動を行う。従って１本発
明によれば、レジスタ間転送又はメモリ読み出し起動と
ナノプログラムによるオペランド所在の判定が同時に行
われるために、オペランドがレジスタの場合もメモリの
場合も実行速度の低下がない。
以下、本発明の一実施例の詳細を図を用いて説明する。
第２図は、本発明に適用したマイクロプログラム制御デ
ータ処理装置の一実施例の全体構成を示すブロック図で
ある。このデータ処理装置は、主記憶装置（略称ＭＭ）
２００、主記憶制御装置（略称ＭＣＵ）２０５、命令準
備ユニット（略称ＩＦＵ）２１０、命令解読＆アドレス
演算ユニット（略称ＤＡＵ）２１５、命令実行ユニット
（略称ＥＵ）２２０から構成される。
ータ処理装置の一実施例の全体構成を示すブロック図で
ある。このデータ処理装置は、主記憶装置（略称ＭＭ）
２００、主記憶制御装置（略称ＭＣＵ）２０５、命令準
備ユニット（略称ＩＦＵ）２１０、命令解読＆アドレス
演算ユニット（略称ＤＡＵ）２１５、命令実行ユニット
（略称ＥＵ）２２０から構成される。
第２図において、ＭＭ２００は命令及びこの命令が扱う
オペランドを記憶する装置で、ＩＦＵ２１０ｔｌ！ＭＭ
２００から読み込むべき命令をＭＣＵ２Ｏ５を介してＩ
ＦＵ内の命令一時格納場所に取シ込む。
オペランドを記憶する装置で、ＩＦＵ２１０ｔｌ！ＭＭ
２００から読み込むべき命令をＭＣＵ２Ｏ５を介してＩ
ＦＵ内の命令一時格納場所に取シ込む。
ＤＡＵ２１５ＩｒｉＩＦＵ２１０内の命令一時格納場所
から命令を読み込み、オペレーションを指定するオペコ
ードをデコードしてマイクロプログラムの先頭アドレス
を生成する。それと同時にオペランド指定子をデコード
して、オペランドの種類と、オペランドが存在するアド
レスを生成する。ＥＵ２２０は信号線１４Ａを介してマ
イクロプログラム先頭アドレスを取り込み、信号線１４
Ｂを介してオペランドのアドレスを取シ込み、信号線１
４Ｃを介してオペランドの種類を取り込み、信号線１５
Ａを介してオペランドの取シ込み起動信号をＭＣＵ２Ｏ
５へ送出し、信号線１５Ｂを介してオペランドの取シ込
み完了信号ｔ−ＭＣＵ２Ｏ５より受は取シ、信号線１５
Ｃを介してオペランドを取シ込み、命令の実行を行う。
から命令を読み込み、オペレーションを指定するオペコ
ードをデコードしてマイクロプログラムの先頭アドレス
を生成する。それと同時にオペランド指定子をデコード
して、オペランドの種類と、オペランドが存在するアド
レスを生成する。ＥＵ２２０は信号線１４Ａを介してマ
イクロプログラム先頭アドレスを取り込み、信号線１４
Ｂを介してオペランドのアドレスを取シ込み、信号線１
４Ｃを介してオペランドの種類を取り込み、信号線１５
Ａを介してオペランドの取シ込み起動信号をＭＣＵ２Ｏ
５へ送出し、信号線１５Ｂを介してオペランドの取シ込
み完了信号ｔ−ＭＣＵ２Ｏ５より受は取シ、信号線１５
Ｃを介してオペランドを取シ込み、命令の実行を行う。
本発明は、マイクロ命令の実行制御方式に係シ、これは
第３図のＥＵ２２０の部分に特徴がある。
第３図のＥＵ２２０の部分に特徴がある。
そこで第３図により更に詳しく説明する。
第３図は、ＥＵ２２０の詳細を示すブロック図である。
ＥＵ２２０はマイクロプログラム制御部（略称ＥＣ０Ｎ
Ｔ）３００．２ボートのレジスタファイル（略称ＲＥＦ
）３２５．レジスタファイルのアドレスレジスタ（略称
ＢＲＡＲ）３０５．Ｌ／ジスタフアイル人ボートのアド
レスセレクタ（略称Ｒ８ＥＬＡ） ３１０、レジスタフ
ァイルＢボートのアドレスセレクタ（Ｒ８ＥＬＢ） ３
１５ 、レジスタファイルのディスティネーションのア
ドレスセレクタ（略称ＤＡＤＲ）３２７．演算器（略称
ＡＬＵ）３４０、メモリ上に存在するオペランドの一時
格納レジスタ（略称０ＢＲ）３２０％ＡＬＵ３４０のＡ
ボートの入力セレクタ（略称ＡＳＥＬＡ）３３０、ＡＬ
Ｕ３４０のＢボートの入力セレクタ（略称ＡＳＥＬＢ）
３３５、メモリ上に存在するオペランドのアドレスを格
納するレジスタ（略称ＭＡＲ，）３４５から構成される
。
Ｔ）３００．２ボートのレジスタファイル（略称ＲＥＦ
）３２５．レジスタファイルのアドレスレジスタ（略称
ＢＲＡＲ）３０５．Ｌ／ジスタフアイル人ボートのアド
レスセレクタ（略称Ｒ８ＥＬＡ） ３１０、レジスタフ
ァイルＢボートのアドレスセレクタ（Ｒ８ＥＬＢ） ３
１５ 、レジスタファイルのディスティネーションのア
ドレスセレクタ（略称ＤＡＤＲ）３２７．演算器（略称
ＡＬＵ）３４０、メモリ上に存在するオペランドの一時
格納レジスタ（略称０ＢＲ）３２０％ＡＬＵ３４０のＡ
ボートの入力セレクタ（略称ＡＳＥＬＡ）３３０、ＡＬ
Ｕ３４０のＢボートの入力セレクタ（略称ＡＳＥＬＢ）
３３５、メモリ上に存在するオペランドのアドレスを格
納するレジスタ（略称ＭＡＲ，）３４５から構成される
。
第３図において、ＥＣ０ＮＴ３００はＤＡＵ２１５から
の信号を信号線１４Ａ、１４０を介し、ＭＣＵ２Ｏ５か
らの信号を信号１ｆＡ１５Ｂを介して取シ込み、ＥＵ２
２０内の動作を制御する信号を信号線２０Ｂ、２０Ｃ，
２１Ａ、２１Ｂ、２２，２３Ａ。
の信号を信号線１４Ａ、１４０を介し、ＭＣＵ２Ｏ５か
らの信号を信号１ｆＡ１５Ｂを介して取シ込み、ＥＵ２
２０内の動作を制御する信号を信号線２０Ｂ、２０Ｃ，
２１Ａ、２１Ｂ、２２，２３Ａ。
２３Ｂ、１５Ａ及び２５Ｃ’ｔ”介して送出する。
ＢＲＡＲ，３０５はオペランドがレジスタの時に信号１
１１１４Ｂ上のデータ、レジスタアドレスを保持してお
シ信号線２０Ａを介しＲＥＦ ３２５のアドレスを送出
する。Ｒ８ＥＬＡ３１０は２０Ａ又は２０Ｂ上のレジス
タアドレスを選択し、ＲＥＦ３２５のＡボート用レジス
タアドレスを信号線２５Ａに送出する。Ｒ８ＢＬＢ３１
５もＲ８ＥＬＡ３１０と同様である。ＤＡＤＲ３２７は
レジスタファイルのディスティネーションアドレスセレ
クト信号線２５０の制御によって２５Ａ又は２５Ｂのア
ドレスをＢ、Ｅｌｌ’３２５のディスティネーションア
ドレスとして選択する。ＲＥＦ３２５は書き込みデータ
をデータバス３０Ｃから取り込み、読み出しデータはデ
ータバス３０Ａ、３０Ｂへ送出する。ＭＡＲ３４５には
、オペランドがメモリ上に存在する場合のメモリアドレ
スが格納される。０ＢＲ３２０には。
１１１４Ｂ上のデータ、レジスタアドレスを保持してお
シ信号線２０Ａを介しＲＥＦ ３２５のアドレスを送出
する。Ｒ８ＥＬＡ３１０は２０Ａ又は２０Ｂ上のレジス
タアドレスを選択し、ＲＥＦ３２５のＡボート用レジス
タアドレスを信号線２５Ａに送出する。Ｒ８ＢＬＢ３１
５もＲ８ＥＬＡ３１０と同様である。ＤＡＤＲ３２７は
レジスタファイルのディスティネーションアドレスセレ
クト信号線２５０の制御によって２５Ａ又は２５Ｂのア
ドレスをＢ、Ｅｌｌ’３２５のディスティネーションア
ドレスとして選択する。ＲＥＦ３２５は書き込みデータ
をデータバス３０Ｃから取り込み、読み出しデータはデ
ータバス３０Ａ、３０Ｂへ送出する。ＭＡＲ３４５には
、オペランドがメモリ上に存在する場合のメモリアドレ
スが格納される。０ＢＲ３２０には。
ＭＭ２００からのデータが信号線１５Ｃを介して取り込
まれる。ＡＬＵ３４０のＡボー−ト入力を指定するセレ
クタＡＳＥＬＡ３３０は、信号線２７又は２６Ａ上のい
ずれかのデータを選択し人ＬＵ３４０のＡボート用デー
タ信号線２８Ａに送出する。
まれる。ＡＬＵ３４０のＡボー−ト入力を指定するセレ
クタＡＳＥＬＡ３３０は、信号線２７又は２６Ａ上のい
ずれかのデータを選択し人ＬＵ３４０のＡボート用デー
タ信号線２８Ａに送出する。
ＡＳＥＬＢ３３５もＡＳＥＩ、Ａ３３０と同様である。
ＡＬＵ３４０によって演算されたデータＶｉ、データバ
ス３００に送出される。
ス３００に送出される。
ＥＵ２２０の中で、マイクロプログラム制御部ＥＣ０Ｎ
Ｔ３００が本発明に特に係るため、第１図によ！ｌ）
ＥＣ０ＮＴ ３００の構成を詳しく説明する。
Ｔ３００が本発明に特に係るため、第１図によ！ｌ）
ＥＣ０ＮＴ ３００の構成を詳しく説明する。
ＥＣ０ＮＴ３００は、マイクロ命令の格納、読み出し、
デコードを行うマイクロプログラムデコーダ（略称ＭＰ
ＤＥＣ） １００、マイクロ命令読み出しアドレスを選
択するセレクタ（略称ＭＰＡＤＨ）１０５、ナノプログ
ラムの格納、読み出し、デコードを行うナノプログラム
デコーダ（ＮＰＤＥＣ）工１０、レジスタファイルＡボ
ートアドレスを選択するためのセレクト信号を生成する
デコーダ（略称ＲＡＤＲＡ）１１５、レジスタファイル
Ｂボートアドレスを選択するためのセレクト信号を生成
するデコーダ（略称ＲＡＤＲＢ） １１７、ナノプログ
ラム終了を検出するＯＲゲート（略称ＯＲ）１２０゜Ａ
ＬＵのＡボート入力を選択するためのセレクト信号を生
成するデコーダ（略称ＡＬＵＡ）１３０、ＡＬＵのＢボ
ート入力を選択するためのセレクト信号を生成するデコ
ーダ（略称ＡＬＵＢ）１３２゜レジスタファイルへの書
き込み信号を生成するＡＮＤゲ−）（略称ＡＮＤ）１３
５，１５０゜ＯＲゲート（略称０Ｒ）１５５、ＭＣＵ２
Ｏ５へのオペランド読み出し起動信号を生成するＮＯＴ
ゲート（略称Ｎ０Ｔ）１４５、ＯＲゲート（略称０Ｒ）
１４０、ＡＮＤゲート（略称ＡＮＤ）１６０、ナノ命令
中処“↑０ＰＤＲＥＧ↑”のパターンを検出するデコー
ダ（略称几ＥＧ）１６５から構成される。
デコードを行うマイクロプログラムデコーダ（略称ＭＰ
ＤＥＣ） １００、マイクロ命令読み出しアドレスを選
択するセレクタ（略称ＭＰＡＤＨ）１０５、ナノプログ
ラムの格納、読み出し、デコードを行うナノプログラム
デコーダ（ＮＰＤＥＣ）工１０、レジスタファイルＡボ
ートアドレスを選択するためのセレクト信号を生成する
デコーダ（略称ＲＡＤＲＡ）１１５、レジスタファイル
Ｂボートアドレスを選択するためのセレクト信号を生成
するデコーダ（略称ＲＡＤＲＢ） １１７、ナノプログ
ラム終了を検出するＯＲゲート（略称ＯＲ）１２０゜Ａ
ＬＵのＡボート入力を選択するためのセレクト信号を生
成するデコーダ（略称ＡＬＵＡ）１３０、ＡＬＵのＢボ
ート入力を選択するためのセレクト信号を生成するデコ
ーダ（略称ＡＬＵＢ）１３２゜レジスタファイルへの書
き込み信号を生成するＡＮＤゲ−）（略称ＡＮＤ）１３
５，１５０゜ＯＲゲート（略称０Ｒ）１５５、ＭＣＵ２
Ｏ５へのオペランド読み出し起動信号を生成するＮＯＴ
ゲート（略称Ｎ０Ｔ）１４５、ＯＲゲート（略称０Ｒ）
１４０、ＡＮＤゲート（略称ＡＮＤ）１６０、ナノ命令
中処“↑０ＰＤＲＥＧ↑”のパターンを検出するデコー
ダ（略称几ＥＧ）１６５から構成される。
第１図において、 ＭＰＤＥＣ１００は、マイクロプロ
グラム先頭アドレスを信号線１４Ａを介し取シ込み、信
号線４ＯＡ、４０Ｂの制御を受けてマイクロ命令のアド
レスを決定し、読み出し、解読する。ＮＰＤＥＣｌｌｏ
＃ｌｊ：、マイクロ命令中にＡＬＵＯＡポート側の入
力として一０ＰＤＡ”のパターンが存在する場合Ｆｉ＠
ｌ’、存在しない場合には＠Ｏ”の信号を信号線４５Ａ
を介し受は取シ。
グラム先頭アドレスを信号線１４Ａを介し取シ込み、信
号線４ＯＡ、４０Ｂの制御を受けてマイクロ命令のアド
レスを決定し、読み出し、解読する。ＮＰＤＥＣｌｌｏ
＃ｌｊ：、マイクロ命令中にＡＬＵＯＡポート側の入
力として一０ＰＤＡ”のパターンが存在する場合Ｆｉ＠
ｌ’、存在しない場合には＠Ｏ”の信号を信号線４５Ａ
を介し受は取シ。
１１”の時Ｋ、ナノプログラムを読み出し、解読を行う
。＠０ＰＤＢ”のパターンが存在する場合も＠０ＰＤＡ
”と同様である。ＲＥＧＩ ６５は、ナノ命令を信号線
４６を介して受は取シ、オペランドがレジスタ上に存在
するかという１↑０ＰＤＲ，ＥＧ’のパターンの存在を
判定し、存在する場合は、信号線４７を介して＠１＃を
出力する。ＲＥＧ１６５の判定が決定するまでの間に％
ＲＡＤＲ，Ａ１１５は、第７図（ａ）、（ｂ）に示すよ
うに、”０ＰＤＡ’のパターンが存在する場合には、無
条件に′１”を出力し、レジスタファイルＡボートのア
ドレスとじてＢＲＡＲ３０５を選択させる。ＲＡＤＲＢ
１１７も几ＡＤＲＩ １５と同様である。ＡＬＵＡ１
３０は、第６図（ａ）、 （ｂ）に示すように、”０Ｐ
ＤＡ”のパターンが存在する場合％０ＢＲ３２０にメモ
リ上データの読み出し完了信号を信号線１５Ｂを介して
受けとるまでは、無条件に＠１”を出力し、ＡＬＵ。
。＠０ＰＤＢ”のパターンが存在する場合も＠０ＰＤＡ
”と同様である。ＲＥＧＩ ６５は、ナノ命令を信号線
４６を介して受は取シ、オペランドがレジスタ上に存在
するかという１↑０ＰＤＲ，ＥＧ’のパターンの存在を
判定し、存在する場合は、信号線４７を介して＠１＃を
出力する。ＲＥＧ１６５の判定が決定するまでの間に％
ＲＡＤＲ，Ａ１１５は、第７図（ａ）、（ｂ）に示すよ
うに、”０ＰＤＡ’のパターンが存在する場合には、無
条件に′１”を出力し、レジスタファイルＡボートのア
ドレスとじてＢＲＡＲ３０５を選択させる。ＲＡＤＲＢ
１１７も几ＡＤＲＩ １５と同様である。ＡＬＵＡ１
３０は、第６図（ａ）、 （ｂ）に示すように、”０Ｐ
ＤＡ”のパターンが存在する場合％０ＢＲ３２０にメモ
リ上データの読み出し完了信号を信号線１５Ｂを介して
受けとるまでは、無条件に＠１”を出力し、ＡＬＵ。
Ａボート入力として、データバス３０Ｂを選択させる。
ＡＬＵＢ １３２もＡＬＵＡＩ ３０と同様である。
上記に示すように、マイクロ命令中に＠０ＰＤＡ’又は
’０ＰＤＢ”が存在する場合、ナノプログラムが起動さ
れ、ナノ命令で、オペランドがメモリ上又はレジスタ上
のどちらに存在するかを判定している間に、マイクロ命
令では、オペランドがレジスタ上に存在すると仮定し、
レジスタ上のデータはディスティネーションであるレジ
スタファイルまで転送され、後は書き込み起動信号を待
つだけとなっている。
’０ＰＤＢ”が存在する場合、ナノプログラムが起動さ
れ、ナノ命令で、オペランドがメモリ上又はレジスタ上
のどちらに存在するかを判定している間に、マイクロ命
令では、オペランドがレジスタ上に存在すると仮定し、
レジスタ上のデータはディスティネーションであるレジ
スタファイルまで転送され、後は書き込み起動信号を待
つだけとなっている。
ＡＮＤ１５０は信号線４７が１＃の時（ナノ命令中に↑
０ＰＤＲＥＧ↑のパターンが存在する時）かつ信号線１
４Ｃが″ｌ”の時（オペランドがレジスタ上に存在する
時）に、信号線５０を介して＠１＃を出力する。ＡＮＤ
１３５は、信号線５０が″ｌ＃の時かつ信号線４３Ａ
が１１＃の時（マイクロ命令中でディスティネーション
がレジスタファイルの時）に、信号線５１を介して１＃
を出力する。０Ｒ１５５は、信号線５１が′１”の時又
は信号線１５Ｂが１１”の時（ＯＢＲ３２０へのデータ
書き込み終了時）に、信号線２２を介して６１”を出力
し、レジスタファイルへの書き込み起動をかける。ＡＮ
Ｄ１６０は、信号線４７が＠１”の時かつ信号線４８が
′１＃の時（信号線１４（にｔ＠ｏ”であり、Ｎ０Ｔ１
４５によって信号線４８は１”、すなわち、オペランド
がメモリ上に存在する時）に、信号線４９を介して１＃
を出力する。ＯＲ，１４０は、信号線４９が“１＃の時
又は信号線４３Ｂが′１“の時（マイクロ命令中でメモ
リ上データの読み出し起動をかけている時）に、信号線
１５Ａを介して“１”を出力し、メモリ上データの読み
出し起動をＭＣＵ２Ｏ５へ送出する。０Ｒ１２０は、信
号線５０が’１’＋７）時又は信号線４４が′１″の時
（ナノ命令中に、ナノプログラム終了のパターンが存在
する時）に。
０ＰＤＲＥＧ↑のパターンが存在する時）かつ信号線１
４Ｃが″ｌ”の時（オペランドがレジスタ上に存在する
時）に、信号線５０を介して＠１＃を出力する。ＡＮＤ
１３５は、信号線５０が″ｌ＃の時かつ信号線４３Ａ
が１１＃の時（マイクロ命令中でディスティネーション
がレジスタファイルの時）に、信号線５１を介して１＃
を出力する。０Ｒ１５５は、信号線５１が′１”の時又
は信号線１５Ｂが１１”の時（ＯＢＲ３２０へのデータ
書き込み終了時）に、信号線２２を介して６１”を出力
し、レジスタファイルへの書き込み起動をかける。ＡＮ
Ｄ１６０は、信号線４７が＠１”の時かつ信号線４８が
′１＃の時（信号線１４（にｔ＠ｏ”であり、Ｎ０Ｔ１
４５によって信号線４８は１”、すなわち、オペランド
がメモリ上に存在する時）に、信号線４９を介して１＃
を出力する。ＯＲ，１４０は、信号線４９が“１＃の時
又は信号線４３Ｂが′１“の時（マイクロ命令中でメモ
リ上データの読み出し起動をかけている時）に、信号線
１５Ａを介して“１”を出力し、メモリ上データの読み
出し起動をＭＣＵ２Ｏ５へ送出する。０Ｒ１２０は、信
号線５０が’１’＋７）時又は信号線４４が′１″の時
（ナノ命令中に、ナノプログラム終了のパターンが存在
する時）に。
信号線４１Ａを介して１”を出力する。マイクロプログ
ラムカウンタＭＰＡＤＲ１０５Ｆｉ、第５図（ａ）。
ラムカウンタＭＰＡＤＲ１０５Ｆｉ、第５図（ａ）。
■）に示すように、信号線４１Ａが″０”の時（ナノプ
ログラム実行中）には、信号線４０Ａは＠Ｏ＃。
ログラム実行中）には、信号線４０Ａは＠Ｏ＃。
信号線４０Ｂも′０＃を出力し、新たなマイクロ命令の
読み出しを禁止する。
読み出しを禁止する。
上記に示すように、ディスティネーションであるレジス
タファイルへの書き込み信号待ちとなっていたデータは
、ナノ命令によるオペランド所在判定によって、オペラ
ンドがレジスタ上に存在する場合は、レジスタファイル
書き込み信号線２２によってレジスタファイルへの書き
込みを許される。オペランドがメモリ上に存在する場合
には、信号線２２によって、レジスタファイルへの書き
込みが禁止され、メモリ起動信号線１５Ａによってメモ
リ読み出し起動がかかる。ＯＢＲ，にメモリ上のデータ
取り込みが完了すると、ＡＬＵの入力は、信号線２３Ａ
又は２３Ｂによって強制的にＯＢＲとなシ・ディスティ
ネーションであるレジスタファイルへ書き込まれる。
タファイルへの書き込み信号待ちとなっていたデータは
、ナノ命令によるオペランド所在判定によって、オペラ
ンドがレジスタ上に存在する場合は、レジスタファイル
書き込み信号線２２によってレジスタファイルへの書き
込みを許される。オペランドがメモリ上に存在する場合
には、信号線２２によって、レジスタファイルへの書き
込みが禁止され、メモリ起動信号線１５Ａによってメモ
リ読み出し起動がかかる。ＯＢＲ，にメモリ上のデータ
取り込みが完了すると、ＡＬＵの入力は、信号線２３Ａ
又は２３Ｂによって強制的にＯＢＲとなシ・ディスティ
ネーションであるレジスタファイルへ書き込まれる。
なお信号線２５Ｃはレジスタファイルのディスティネー
ションアドレスセレクト信号、信号線２０ＡはＲＥＦ３
２５のＡボートのリテラルアトＬ／スｅ示Ｌｍ信号！２
０ＢｆｌＲＥＦ３２５０Ｂボートのリテラルアドレスを
示す。
ションアドレスセレクト信号、信号線２０ＡはＲＥＦ３
２５のＡボートのリテラルアトＬ／スｅ示Ｌｍ信号！２
０ＢｆｌＲＥＦ３２５０Ｂボートのリテラルアドレスを
示す。
第８図は、第１図、第２図及び第３図で説明したデータ
処理装置の命令実行時間ツ） （ＥＵ２２０）の転送命
令のマイクロプログラム例を示すものである。第８図（
ａ）、第１ステツプ８００の中での’０ＰＤＡ”又は＠
０ＰＤＢ”が現われることによって、第８図（ｂ）で示
されるナノプログラムが起動される。第１ステツプ８１
０では、ソースオペランドがメモリ上又はレジスタ上の
いずれに存在するかの判定と同一サイクルでレジスタ上
のオペランドをディスティネーションへ書き込む又はメ
モリ読み出し起動を行う。第２ステツプ８２０では、メ
モリ上データの読み出し待ちを行い、ディスティネーシ
ョンへの書き込みを行う。第１ステツプ８１０でソース
オペランドがメモリ上に存在することが認識されると、
０Ｒ１５５の出力信号線２２が′０″となりレジスタ上
のソースオペランドのディスティネーションへの書き込
みを禁止する。それと同時にＯＲ，１４０の出力信号１
５Ａが＠ｌ”となシ、メモリ読み出し起動をかける。
処理装置の命令実行時間ツ） （ＥＵ２２０）の転送命
令のマイクロプログラム例を示すものである。第８図（
ａ）、第１ステツプ８００の中での’０ＰＤＡ”又は＠
０ＰＤＢ”が現われることによって、第８図（ｂ）で示
されるナノプログラムが起動される。第１ステツプ８１
０では、ソースオペランドがメモリ上又はレジスタ上の
いずれに存在するかの判定と同一サイクルでレジスタ上
のオペランドをディスティネーションへ書き込む又はメ
モリ読み出し起動を行う。第２ステツプ８２０では、メ
モリ上データの読み出し待ちを行い、ディスティネーシ
ョンへの書き込みを行う。第１ステツプ８１０でソース
オペランドがメモリ上に存在することが認識されると、
０Ｒ１５５の出力信号線２２が′０″となりレジスタ上
のソースオペランドのディスティネーションへの書き込
みを禁止する。それと同時にＯＲ，１４０の出力信号１
５Ａが＠ｌ”となシ、メモリ読み出し起動をかける。
第２ステツプ８２０では、メモリ読み出し待ちを行い、
信号線１５Ｂが“１”となシ、ソースオペランドの準備
が完了したという条件で、０ＢＲ３２０のデータはＡＬ
Ｕ３４０を通り、ディスティネーションへの書き込みが
行われる。
信号線１５Ｂが“１”となシ、ソースオペランドの準備
が完了したという条件で、０ＢＲ３２０のデータはＡＬ
Ｕ３４０を通り、ディスティネーションへの書き込みが
行われる。
本発明によれば、ソースとなるオペランドの所在をナノ
プログラムで判定し、そのナノプログラムのステップ数
を短縮することができ、命令実行時間の短縮とマイクロ
プログラム容量の削減を可能とすることができる。
プログラムで判定し、そのナノプログラムのステップ数
を短縮することができ、命令実行時間の短縮とマイクロ
プログラム容量の削減を可能とすることができる。
第１図は、第３図の内の本発明に係わる部分の詳細なブ
ロック図、第２図は１本発明を適用するデータ処理装置
全体を示すブロック図、第３図は。 第２図の内の本発明に係わる部分の詳細なブロック図、
第４図は、従来方式のナノプログラムフローを示す図、
第５図、第６図、第７図は、それぞれ第１図の内の本発
明に係わる部分の詳細を示す説明図、第８図は、本発明
を使用した場合のナノプログラムフローを示す図である
。 １０５．１１５，１１７，１３０，１３２・・・デコー
ダ、３０５，３１０，３１５，３２７，３３０゜３３５
．３２０・ Ｌ／レジスタ１２０，１３５゜１４０．１
４５，１５０，１５５，１６０川グー）、３２５・・・
レジスタファイル。
ロック図、第２図は１本発明を適用するデータ処理装置
全体を示すブロック図、第３図は。 第２図の内の本発明に係わる部分の詳細なブロック図、
第４図は、従来方式のナノプログラムフローを示す図、
第５図、第６図、第７図は、それぞれ第１図の内の本発
明に係わる部分の詳細を示す説明図、第８図は、本発明
を使用した場合のナノプログラムフローを示す図である
。 １０５．１１５，１１７，１３０，１３２・・・デコー
ダ、３０５，３１０，３１５，３２７，３３０゜３３５
．３２０・ Ｌ／レジスタ１２０，１３５゜１４０．１
４５，１５０，１５５，１６０川グー）、３２５・・・
レジスタファイル。
Claims (1)
- 【特許請求の範囲】 １、演算の種類を指定するオペレーションコードとオペ
ランドの所在を指定するオペランド指定子が互いに独立
している命令体系を持ち、該命令（以下マクロ命令と称
す）を格納するメモリ装置と該メモリ装置よりマクロ命
令を読み出して、これを実行する命令実行装置より成り
、マクロ命令のオペランド指定子で指定されるオペラン
ドが、メモリ装置内の特定のメモリセル又は、命令実行
装置内のレジスタであり、命令実行装置の制御がマイク
ロプログラムによつて行われ、マイクロプログラムには
少なくとも演算のソースとディスティネーションを制御
するフィールドを持つデータ処理装置において、マイク
ロプログラムのソースを制御するフィールドに特定のパ
ターンを設け、命令の解釈実行時、該特定のパターンが
検出された場合には、ソースオペランドとしてレジスタ
を指定し、レジスタの読み出しを行うようにしたことを
特徴とするマイクロプログラム制御によるデータ処理装
置。 ２、特許請求の範囲第１項において、特定のパターンが
存在した時に、オペランド指定子によつて指定されるソ
ースオペランドが、メモリセルかレジスタかを判定可能
な手段を具備し、オペランドがメモリセルと判定された
場合には、マイクロプログラムのディスティネーション
フィールドで指定されるディスティネーションオペラン
ドへの書き込みを禁止する手段を具備することを特徴と
するマイクロプログラム制御によるデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12609485A JPS61285537A (ja) | 1985-06-12 | 1985-06-12 | マイクロプログラム制御によるデ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12609485A JPS61285537A (ja) | 1985-06-12 | 1985-06-12 | マイクロプログラム制御によるデ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61285537A true JPS61285537A (ja) | 1986-12-16 |
| JPH0514929B2 JPH0514929B2 (ja) | 1993-02-26 |
Family
ID=14926455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12609485A Granted JPS61285537A (ja) | 1985-06-12 | 1985-06-12 | マイクロプログラム制御によるデ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61285537A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57756A (en) * | 1980-06-04 | 1982-01-05 | Hitachi Ltd | Data processor |
| JPS58146941A (ja) * | 1982-02-26 | 1983-09-01 | Hitachi Ltd | マイクロプログラム制御デ−タ処理装置 |
-
1985
- 1985-06-12 JP JP12609485A patent/JPS61285537A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57756A (en) * | 1980-06-04 | 1982-01-05 | Hitachi Ltd | Data processor |
| JPS58146941A (ja) * | 1982-02-26 | 1983-09-01 | Hitachi Ltd | マイクロプログラム制御デ−タ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0514929B2 (ja) | 1993-02-26 |
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