JPS61286930A - 命令先取り制御方式 - Google Patents
命令先取り制御方式Info
- Publication number
- JPS61286930A JPS61286930A JP12860785A JP12860785A JPS61286930A JP S61286930 A JPS61286930 A JP S61286930A JP 12860785 A JP12860785 A JP 12860785A JP 12860785 A JP12860785 A JP 12860785A JP S61286930 A JPS61286930 A JP S61286930A
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- Japan
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- prefetch
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
命令先取り機構を有する命令制御装置において、該先取
りした命令に分岐命令が存在することを検出する検出回
路（ＤＥＣ）を設け、該検出回路（ＤＥＣ）が分岐命令
の存在を検出した時には、該命令先取りの為の主記憶装
置（ＭＳ）読み出し要求を抑止し、該分岐命令の実行を
完了した時点において、該抑止状態を解除するようにし
たものである。
りした命令に分岐命令が存在することを検出する検出回
路（ＤＥＣ）を設け、該検出回路（ＤＥＣ）が分岐命令
の存在を検出した時には、該命令先取りの為の主記憶装
置（ＭＳ）読み出し要求を抑止し、該分岐命令の実行を
完了した時点において、該抑止状態を解除するようにし
たものである。
本発明は、命令先取り機構を有する命令制御装置におい
て、先取りした命令の中に分岐命令が存在する場合の命
令先取り制御方式に関する。
て、先取りした命令の中に分岐命令が存在する場合の命
令先取り制御方式に関する。
最近の半導体技術の著しい進歩に伴って、プロセッサ（
ＣＰＵ）の方は益々高速化される動向にあるが、主記憶
装置（ＭＳ）の方はプロセッサ（ＣＰＵ）の程度には高
速化されないのが実情である。
ＣＰＵ）の方は益々高速化される動向にあるが、主記憶
装置（ＭＳ）の方はプロセッサ（ＣＰＵ）の程度には高
速化されないのが実情である。
一方、命令制御装置においては、該装置の処理能力を向
上させる為に、命令の実行に先立って命令を先取りする
機構が備えられていることが多い。
上させる為に、命令の実行に先立って命令を先取りする
機構が備えられていることが多い。
この場合、該先取りした命令の中に２分岐命令が存在す
ると、該先取りした命令の一部が無効になることがあり
、当該命令処理装置の処理能力を低下させる要因となる
問題がある。
ると、該先取りした命令の一部が無効になることがあり
、当該命令処理装置の処理能力を低下させる要因となる
問題がある。
特に、上記のように、主記憶装置（ＭＳ）に対するアク
セスタイムに比較してプロセッサ（ＣＰＵ）のマシンサ
イクルが速い場合には、その影響は大きい。
セスタイムに比較してプロセッサ（ＣＰＵ）のマシンサ
イクルが速い場合には、その影響は大きい。
このような事情から、命令先取り機構を有する命令制御
装置においては、上記無効命令をできる限り先取りしな
い先取り制御方式が要求されるようになってきた。
装置においては、上記無効命令をできる限り先取りしな
い先取り制御方式が要求されるようになってきた。
第５図は従来の命令先取り制御回路の一例を示した図で
あって、命令先取りの為の命令バッファ２として、ＩＢ
Ｏ−ＩＲ３迄の４命令分を具備している。
あって、命令先取りの為の命令バッファ２として、ＩＢ
Ｏ−ＩＲ３迄の４命令分を具備している。
今、命令先取り要求信号７の指示により、主記憶装置（
ＭＳ） １がアクセスされ、一度に２命令が読み出され
て、該命令バッファ（ＩＢＯ〜（Ｂ３） ２の何れか２
つの命令バッファ（ＩＢｏ、１．又はＩＲ２，３）に格
納されると、同時に該命令バッファの命令有効フラグ３
０〜３３の内、対応するフラグが°オン′にセットされ
る。
ＭＳ） １がアクセスされ、一度に２命令が読み出され
て、該命令バッファ（ＩＢＯ〜（Ｂ３） ２の何れか２
つの命令バッファ（ＩＢｏ、１．又はＩＲ２，３）に格
納されると、同時に該命令バッファの命令有効フラグ３
０〜３３の内、対応するフラグが°オン′にセットされ
る。
次実行命令選択信号４により選択された命令バッファ（
ＩＢｏ、１．又はＩＲ２，３） ２の命令有効フラグが
°オン゛であると、上記選択信号４により選択された命
令バッファ（ＩＢｏ、１．又はＩＲ２，３） ２の内容
が、次実行命令選択回路５を通して命令レジスタ（ＩＲ
）６に読み出され、当該命令の実行が開始され、同時に
上記命令有効フラグ３０〜３３の内、対応するフラグが
リセットされる。
ＩＢｏ、１．又はＩＲ２，３） ２の命令有効フラグが
°オン゛であると、上記選択信号４により選択された命
令バッファ（ＩＢｏ、１．又はＩＲ２，３） ２の内容
が、次実行命令選択回路５を通して命令レジスタ（ＩＲ
）６に読み出され、当該命令の実行が開始され、同時に
上記命令有効フラグ３０〜３３の内、対応するフラグが
リセットされる。
こうして、２命令分の命令有効フラグ、例えば３０．３
１が゛オフ′の状態になると、対応するノア回路１３が
付勢され、オア回路工４を通して、主記憶装置（ＭＳ）
１に対して命令先取りの為の命令先取り要求信号７を
′オン゛ として命令の先取りが行われ、以下同じ動作
が繰り替えされる。 １このようにし
て、命令先取り制御により、当該命令制御装置の処理能
力の向上が図られている。
１が゛オフ′の状態になると、対応するノア回路１３が
付勢され、オア回路工４を通して、主記憶装置（ＭＳ）
１に対して命令先取りの為の命令先取り要求信号７を
′オン゛ として命令の先取りが行われ、以下同じ動作
が繰り替えされる。 １このようにし
て、命令先取り制御により、当該命令制御装置の処理能
力の向上が図られている。
上記従来方式において、分岐命令の実行により、命令バ
ッファ（ＩＢｏ、１．又はＩＲ２，３’）のクリアを行
い、新たに命令の先取りを行う場合、該分岐命令の実行
前に発生した先取り要求によって、主記憶装置（ＭＳ）
１が読み出しサイクルに入っていると、該分岐先命令
の先取りは、当該読み出しサイクルが完了する迄待たな
ければならないと云う問題があった。
ッファ（ＩＢｏ、１．又はＩＲ２，３’）のクリアを行
い、新たに命令の先取りを行う場合、該分岐命令の実行
前に発生した先取り要求によって、主記憶装置（ＭＳ）
１が読み出しサイクルに入っていると、該分岐先命令
の先取りは、当該読み出しサイクルが完了する迄待たな
ければならないと云う問題があった。
第６図は、上記従来方式による命令先取り動作をタイム
チャートで示した図であって、命令バッファ（ＩＢＯ）
の命令への実行■が完了し、命令バッチ（ＩＢＩ）の命
令Ｂの実行■が開始された時点において、命令有効フラ
グ３０．３１が“オフ゛となる為、ノア回路１３が付勢
され、命令先取り要求信号■７が′オン′ となって、
図示のタイミングで、主記憶（ＭＳ）読み出しサイクル
■に入る。
チャートで示した図であって、命令バッファ（ＩＢＯ）
の命令への実行■が完了し、命令バッチ（ＩＢＩ）の命
令Ｂの実行■が開始された時点において、命令有効フラ
グ３０．３１が“オフ゛となる為、ノア回路１３が付勢
され、命令先取り要求信号■７が′オン′ となって、
図示のタイミングで、主記憶（ＭＳ）読み出しサイクル
■に入る。
その結果、命令バッファ（ＩＲ２）に格納されている分
岐命令Ｃの実行は、例えば２マシンサイクル待たされて
、■のタイミングで実行されることになる。
岐命令Ｃの実行は、例えば２マシンサイクル待たされて
、■のタイミングで実行されることになる。
本発明は上記従来の欠点に鑑み、先取りした命令に対し
て分岐命令の存在を確認することにより、無駄な命令を
先取りすることによる、分岐命令の実行の待ち時間をな
くし、命令制御装置の性能を向上させる方法を提供する
ことを目的とするものである。
て分岐命令の存在を確認することにより、無駄な命令を
先取りすることによる、分岐命令の実行の待ち時間をな
くし、命令制御装置の性能を向上させる方法を提供する
ことを目的とするものである。
第１図は本発明の命令先取り制御の原理ブロック図であ
る。
る。
命令バッファ（ＩＢｉ） ２に読み出された先取り命令
をデコーダ（ＤＥＣ） ８でデコードして、分岐命令を
検出し、フリップフロップ（以下、ＦＰと云う）１０に
記憶させ、上記デコーダ（ＤＥＣ） ８の出力信号９と
、該ＦＦ １０の出力信号との論理和信号（オア回路１
２の出力信号）を生成して、命令先取り信号７を抑止す
るように構成する。
をデコーダ（ＤＥＣ） ８でデコードして、分岐命令を
検出し、フリップフロップ（以下、ＦＰと云う）１０に
記憶させ、上記デコーダ（ＤＥＣ） ８の出力信号９と
、該ＦＦ １０の出力信号との論理和信号（オア回路１
２の出力信号）を生成して、命令先取り信号７を抑止す
るように構成する。
即ち、本発明によれば、命令先取り機構を有する命令制
御装置において、該先取りした命令に分岐命令が存在す
ることを検出する検出回路（ＤＩＩＣ）を設け、該検出
回路（ＤＩＩＣ）が分岐命令の存在を検出した時には、
該命令先取りの為の主記憶装置（ＭＳ）読み出し要求を
抑止し、該分岐命令の実行を完了した時点において、該
抑止状態を解除するようにしたものであるので、無駄な
命令の先取りを抑止でき、主記憶装置（ＭＳ）に対する
負荷が軽減され、命令制御装置の性能の向上が図れる効
果がある。
御装置において、該先取りした命令に分岐命令が存在す
ることを検出する検出回路（ＤＩＩＣ）を設け、該検出
回路（ＤＩＩＣ）が分岐命令の存在を検出した時には、
該命令先取りの為の主記憶装置（ＭＳ）読み出し要求を
抑止し、該分岐命令の実行を完了した時点において、該
抑止状態を解除するようにしたものであるので、無駄な
命令の先取りを抑止でき、主記憶装置（ＭＳ）に対する
負荷が軽減され、命令制御装置の性能の向上が図れる効
果がある。
以下本発明の実施例を図面によって詳述する。
第２図は本発明の一実施例をブロック図で示した図であ
り、第４図は本発明の他の実施例をブロック図で示した
図であって、第５図と同じ符号は同じ対象物を示し、第
１図で説明した分岐先取り制御機構（８〜１２）が本発
明を実施するのに必要な機能ブロックである。
り、第４図は本発明の他の実施例をブロック図で示した
図であって、第５図と同じ符号は同じ対象物を示し、第
１図で説明した分岐先取り制御機構（８〜１２）が本発
明を実施するのに必要な機能ブロックである。
先ず、命令バッファ（ＩＢｏ、１．又はＩＲ２，３）
２に読み出された先取り命令の一つが、次実行命令選択
信号４によって、次実行命令選択回路５から選択され、
命令レジスタ（ＩＲ） ６にセットされるタイミングに
おいて、デコーダ（ＤＥＣ） ８でデコードされ、分岐
命令であることが検出されると、命令先取り要求禁止を
記憶するフリップフロップ（ＦＦ） １０が゛オン”と
なり、該デコーダ（ＤＥＣ） ８の出力信号と、当該Ｆ
Ｆ １０の出力信号との論理和がオア回路１２でとられ
、その出力信号が、ナンド回路１３に対する抑止信号と
して機能し、命令先取り要求信号７を抑止する。
２に読み出された先取り命令の一つが、次実行命令選択
信号４によって、次実行命令選択回路５から選択され、
命令レジスタ（ＩＲ） ６にセットされるタイミングに
おいて、デコーダ（ＤＥＣ） ８でデコードされ、分岐
命令であることが検出されると、命令先取り要求禁止を
記憶するフリップフロップ（ＦＦ） １０が゛オン”と
なり、該デコーダ（ＤＥＣ） ８の出力信号と、当該Ｆ
Ｆ １０の出力信号との論理和がオア回路１２でとられ
、その出力信号が、ナンド回路１３に対する抑止信号と
して機能し、命令先取り要求信号７を抑止する。
第３図は本発明による命令先取りの抑止動作をタイムチ
ャートで示した図であって、上記オア回路１２の出力信
号によって、命令先取り要求信号■７が抑止され、分岐
命令Ｃの実行が、命令Ｂの実行完了に続いて実行できる
ことが理解される。
ャートで示した図であって、上記オア回路１２の出力信
号によって、命令先取り要求信号■７が抑止され、分岐
命令Ｃの実行が、命令Ｂの実行完了に続いて実行できる
ことが理解される。
上記ＦＦ １０のリセットは、当該分岐命令Ｃの実行信
号１１によって行われるので、該分岐命令実行後は再び
先取り要求許可状態となる。
号１１によって行われるので、該分岐命令実行後は再び
先取り要求許可状態となる。
本実施例においては、総ての命令バッファ（ＢＩＯ〜Ｂ
Ｉ３） ２内にある命令に対する分岐命令の検出はでき
ないが、少量のハードウェアで効果的に無駄な命令の先
取りを抑止できる利点がある。
Ｉ３） ２内にある命令に対する分岐命令の検出はでき
ないが、少量のハードウェアで効果的に無駄な命令の先
取りを抑止できる利点がある。
これに対して、第４図の実施例においては、総ての命令
バッファ（ＢＩＯ−ＢＩ３）に対する分岐命令の検出を
可能としたものである。
バッファ（ＢＩＯ−ＢＩ３）に対する分岐命令の検出を
可能としたものである。
即ち、主記憶装置（ＭＳ） １からの命令の先取りデー
タ（２命令分）に対して、分岐命令を検出する為のデコ
ーダ（ＤＥＣ） ８を設けたもので、該先取り命令の中
に分岐命令が存在すると、オア回路１２を通して、前述
のＦＦ １０がセットされ、ナンド回路１３を閉塞して
、次の命令先取り要求信号７を抑止するように機能する
ので、何れの命令バッファ（ＩＢＯ〜１８３）に対して
も、無駄な命令が先取りされるのを抑止することができ
る。
タ（２命令分）に対して、分岐命令を検出する為のデコ
ーダ（ＤＥＣ） ８を設けたもので、該先取り命令の中
に分岐命令が存在すると、オア回路１２を通して、前述
のＦＦ １０がセットされ、ナンド回路１３を閉塞して
、次の命令先取り要求信号７を抑止するように機能する
ので、何れの命令バッファ（ＩＢＯ〜１８３）に対して
も、無駄な命令が先取りされるのを抑止することができ
る。
このように、本発明においては、先取り命令の中に分岐
命令が存在することを検出するデコーダ（ＤＥＣ） ８
を設け、該先取り命令の中に分岐命令が存在することが
検出された時、該検出信号をＦＦ １０に記憶させて、
当該分岐命令の実行が完了する迄、次の命令先取り要求
信号７を抑止するようにした所に特徴がある。
命令が存在することを検出するデコーダ（ＤＥＣ） ８
を設け、該先取り命令の中に分岐命令が存在することが
検出された時、該検出信号をＦＦ １０に記憶させて、
当該分岐命令の実行が完了する迄、次の命令先取り要求
信号７を抑止するようにした所に特徴がある。
以上、詳細に説明したように、本発明の命令先取り制御
方式は、命令先取り機構を有する命令制御装置において
、該先取りした命令に分岐命令が存在することを検出す
る検出回路（ＤＥＣ）を設け、該検出回路（ＤＥＣ）が
分岐命令の存在を検出した時には、該命令先取りの為の
主記憶袋Ｗ（ＭＳ）読み出し要求を抑止し、該分岐命令
の実行を完了した時点において、該抑止状態を解除する
ようにしたものであるので、無駄な命令の先取りを抑止
でき、主記憶装置（ＭＳ）に対する負荷が軽減され、命
令制御装置の性能の向上が図れる効果がある。
方式は、命令先取り機構を有する命令制御装置において
、該先取りした命令に分岐命令が存在することを検出す
る検出回路（ＤＥＣ）を設け、該検出回路（ＤＥＣ）が
分岐命令の存在を検出した時には、該命令先取りの為の
主記憶袋Ｗ（ＭＳ）読み出し要求を抑止し、該分岐命令
の実行を完了した時点において、該抑止状態を解除する
ようにしたものであるので、無駄な命令の先取りを抑止
でき、主記憶装置（ＭＳ）に対する負荷が軽減され、命
令制御装置の性能の向上が図れる効果がある。
第１図は本発明の命令先取り制御の原理ブロック図。
第２図は本発明の一実施例をブロック図で示した図。
第３図は本発明による命令先取りの抑止動作をタイムチ
ャートで示した図。 第４図は本発明の他の実施例をブロック図で示した図。 第５図は従来の命令先取り制御回路の一例を示した図。 第６図は従来方式による命令先取り動作をタイムチャー
トで示した図。 である。 図面において、 １は主記憶装置（ＭＳ） 。 ２は命令バッファ（ＩＢＯ〜ＩＢ３）。 ３０〜３３は命令有効フラグ、４は次実行命令選択信号
。 ６は命令レジスタ、 ７は命令先取り要求信号。 ８はデコーダ（ＤＥＣ） 。 １０は先取り要求禁止フリップフロップ（ＦＦ）。 ■〜■は命令実行、又は制御信号。 をそれぞれ示す。 Ｃ０刺鳴コ尤（二よるｑ４刈０暑り鵞が１２Ｌタイムラ
−ヤードて示したの斉 乙 口
ャートで示した図。 第４図は本発明の他の実施例をブロック図で示した図。 第５図は従来の命令先取り制御回路の一例を示した図。 第６図は従来方式による命令先取り動作をタイムチャー
トで示した図。 である。 図面において、 １は主記憶装置（ＭＳ） 。 ２は命令バッファ（ＩＢＯ〜ＩＢ３）。 ３０〜３３は命令有効フラグ、４は次実行命令選択信号
。 ６は命令レジスタ、 ７は命令先取り要求信号。 ８はデコーダ（ＤＥＣ） 。 １０は先取り要求禁止フリップフロップ（ＦＦ）。 ■〜■は命令実行、又は制御信号。 をそれぞれ示す。 Ｃ０刺鳴コ尤（二よるｑ４刈０暑り鵞が１２Ｌタイムラ
−ヤードて示したの斉 乙 口
Claims (1)
- 【特許請求の範囲】 複数の命令バッファ（ＩＢｉ）（２）を有し、命令の実
行に先行して、主記憶装置（ＭＳ）（１）より命令を読
み出して、該命令バッファ（ＩＢｉ）（２）に格納する
命令先取り制御機構を有する命令制御装置において、該
先取りした命令に分岐命令が存在することを検出する回
路（ＤＥＣ）（８）を設け、 該検出回路（ＤＥＣ）（８）によって分岐命令が存在す
ることが検出された時には、該分岐命令の実行に入る迄
は、上記命令先取りの為の主記憶装置（ＭＳ）（１）に
対する読み出し要求信号（７）を抑止し、該分岐命令の
実行後、上記命令先取りの為の主記憶装置（ＭＳ）の読
み出し要求の禁止状態（１０）の解除を行うように制御
することを特徴とする命令先取り制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12860785A JPS61286930A (ja) | 1985-06-13 | 1985-06-13 | 命令先取り制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12860785A JPS61286930A (ja) | 1985-06-13 | 1985-06-13 | 命令先取り制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61286930A true JPS61286930A (ja) | 1986-12-17 |
Family
ID=14988959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12860785A Pending JPS61286930A (ja) | 1985-06-13 | 1985-06-13 | 命令先取り制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61286930A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01263727A (ja) * | 1988-04-13 | 1989-10-20 | Mitsubishi Electric Corp | データ処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57193843A (en) * | 1981-05-22 | 1982-11-29 | Mitsubishi Electric Corp | Pipeline computer |
| JPS6074033A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | 命令読出し方式 |
-
1985
- 1985-06-13 JP JP12860785A patent/JPS61286930A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57193843A (en) * | 1981-05-22 | 1982-11-29 | Mitsubishi Electric Corp | Pipeline computer |
| JPS6074033A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | 命令読出し方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01263727A (ja) * | 1988-04-13 | 1989-10-20 | Mitsubishi Electric Corp | データ処理装置 |
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