JPH01263727A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はパイプラインの初期化に伴う無駄なパスアク
セスを減らし、多段パイプライン処理機ｌＢを効率的に
動作させ、高い処理能力を実現したデータ処理装置に関
するものである。

〔従来の技術〕

第３０図に従来のデータ処ｆ！ｐ装置で行われていたパ
イプライン処理機構の例を示す。６１１は命令フェッチ
ステージ（ＩＦステージ）、ＩＩｚｉ／ｉ命令デコード
ステージＣＤステージ）、６１けオペランドアドレス計
算ステージ（Ａステージ）、６４ハオペランドフエツチ
ステージ（Ｆステージ）、署は命令実行ステージ（Ｅス
テージ）５．昭は外部バスインターフェイス部である。

１Ｆステージ・３１１は外部バスインターフェイス都市
にアクセス９求を出し５メモリから命令コード全フェッ
チしてＤステージ□□□に出力する。

Ｄステージ・（２）はＩＦステージ６０から入力さね、
る命令コード金デコードして、デコード結果ｉＡステー
ジβ層に出力する。

Ａステージ潤は命令コード中で指定されたオペランドの
実効アドレスの計算１行い、必要ならば外部バスインタ
−７エイズ部（至）にアクセス要求？出し、アドレス間
接参照４行い、計算したオペランドアドレス計算ステー
ジ１（２）に出力する。

ｙステージｌ’４はＡステージ嗜から入力されたオペラ
ン）！アドレスに従い、外部バスインターフェイス部鏝
ヘアクセス要求を出し、メモリよりオペランドをフェッ
チする。フェッチしたオペランドはＥステージ′１に出
力する。Ｅステージｉ膚はドステージ・；噂から入力さ
れたオペランドに均して命令コード中で指定された演算
？実行する。さらに必要なら外部バスインターフェイス
部（至）にアクセス要求を串１〜、その演算結果ゲメモ
リてストアする。外部バスインターフェイス部（至）は
Ａ、Ｆ、にステージからのアクセス要求がない場合、Ｉ
Ｆステージからのアクセス要求により、命令のプリフェ
ッチを行う。

上記のパイプライン処理機構によより、各命令で指定さ
れる処理は５つに分解され、５つの処理全順番に実行す
ることにより、指定された処理を完了する。各々５つの
処理は異なる面金Ｖｃ対して＃′ｉ並列動作させること
が可能であり、理想的には」二記の５段のバイブライン
処理機構により５つの命令を同時に処理し、パイプライ
ン処理を行わない場合にくらべ、最大で５倍の処理能力
をもつデータ処理装置を得ることができる。

〔発明が解決しようとする課題〕

パイプライン処理技術は上記のようにデータ処理装置の
＠埋能力を大幅に向上させる可能性をもつものであり、
高速なデータ処理装置に広く用いられている。しかし、
パイプライン処理にもいくつかの欠点があり、いつも理
想的な状態で命令されるわけではない。パイプライン処
理で問題となるものの１つは命令のシーケンスを乱丁分
岐命令の実行である。第３０図に示すバイブライン処ｎ
機構金もち、分岐命令ｉＢＸステージｔ１で処理してか
ら分岐先命令ｉ１Ｆステージ６０が処理する従来のデー
タ処Ｊ１１装置では、分岐命令の実行１（より、パイプ
ラインが大幅に乱れ、分岐命令に続く命令のアクセス要
求も実行される。従来のデータ処理装置で分岐命令がフ
ェッチされ、実行される様子全外部バスの動作も含めた
形で第８１図に示す。

第３１″ｒｉ−ｉ命令３が分岐命令である。命令８が実
行きれるとすでにパイプライン処理中の命令４、命令５
．命令６はキャンセルされ、新りに命令７がＩＦステー
ジ６１１から処理される。

命令３がＥステージ（四で実行される萱でＶＣ命令４、
命令５、命令６の処理はそれぞれ？ステージ噸、Ａステ
ージＩ：１　甘で進み、それらに伴うアクセス要求が外
部バスインターフェイス部（至）に入力され、不必要な
アクセス全実行し、システム上にあるデバイスの１１１
１１ｍレジスタ値ｔ、を化させたり、システムバスケ無
意味に占有するといった不都合があった。この無駄なア
クセス分岐命令の実行後にキャンセルされるベキＱ口分
の実行が分岐命令として行われるためであり、パイプラ
イン処理の段数が多いほどこの無駄アクセスの起る可能
性も高くなるという問題が生じる。

さらに、パイプラインを構成する論理素子の動作スピー
ドが速くなり％各ステージにおける処理時開が短くなる
と外部バスアクヤスにかかる時間が処理のボトルネンク
となるため無駄なアクセス処理効率？悪くする要因とな
る。

本発明はこのような事情ＶＣ鑑みてなされたものであり
、パイプライン機構のステージ数増加に容易に対処可能
であり、無駄なパスアクセスを行わないデータ処理装置
の押供を目的とす′る。

〔課題を解決するための手段〕

このような、分岐命令による無駄アクセスを少なくする
ためｒＣ％Ｄステー帽において命令？デコードする段階
で命令が分岐やジャンプをおこすかどうか判断し、分岐
やジャンプが起きる場合その命令がＥステージ・、（至
）で実行されるまで続く命令に対してＩＦステージ、Ｄ
ステージの動作を停止させる手段を備えている。

〔作用〕

本発明のデータ処理装置では、必ず分岐やジャンプを起
す命令がデコードされた場合、命令フェッチとデコード
の処理を一時停止させると共に、その命令実行後Ｖｃｍ
令フエフエッチコードの処理を再開する。

〔夾旌例〕

ｔ１１本発明のデータ処理装置の命令フォーマット本発
明のデータ処理装置の命令は１６ビツト単位で可変長と
なっており、奇数バイト長の命令はない。

本発明のデータ処理装置では高頻度命令を短いフォーマ
ットとするため、特に工夫された命令フォーマット体系
をもつ。例えば、２オペランド命令に対して、基本的に
４バイト＋拡張部の構成ケもち、すべてのアドレッシン
グモードが利用できる一般形フオーマットと傾度の高い
命令とアドレッシングモードのみを使用できる短縮形フ
ォーマットの２つのフォーマットがある０ 第４図から第１８図に本発明のデータ処理装置における
命令フォーマットを示す。第４図は命令フォーマットの
記述列。第５図は短縮形メモリーレジスタ間演算命令の
フォーマット。第６図Ｆｉ＝縮形レジスターレジスタ間
演算防令のフォーマット。第７図はリテラル−メモリ間
演算命令のフォーマット。第８図＃′ｉ即唾−メモリ間
演算命令の７オーマント。第９図Ｆｉｌオペランド紡令
の一般形フオーマット。第１Ｏ図Ｉ／′ｉ傷−オベラン
ドがメモリ読出しを必要とする命令の一般形フオーマッ
ト。第１１図は第一オペランドが８ビツト即値の命令の
フォーマット。第１２図は第一オペランドがアドレス計
算のみの命令のフォーマット。第１８図はショートブラ
ンチ命令のフォーマット。図の中に現われる記号の意味
は次の通りである。

一：オペコードの入る部分 ４＃：リテラル、または即値の入る部分Ｋａ：８ミニ８
ビツト形のアドレッシングモードでオペランドを指定す
る部分 Ｓｈ：６ビツトの短縮形のアドレッシングモードでオペ
ランドを指定する部分 Ｒｎ：レジスタ上のオペランドをレジスタ番号で指定す
る部分 フォーマットは、第４図に示すように右側がＬＳＢ側で
、かつ高いアドレスになっている。アドレスＮとアドレ
スＮ＋１の２バイトを見ないと命令フォーマットが判別
できないようになっているが、これは、命令が必ず１６
ビツト（２バイト）単位でフェッチ、デコードされるこ
とを前提としたためである。

本発明のデータ処理装置では、いずれの７オマツトの場
合も、各オペランＦのＰａ　ｊりｉｓｈの拡張部は、必
ずそのＫａまたｔｉｓｈの基本部を含むハーフワードの
直後に置かれる。これ汀、命令により暗黙に指定される
即値データや、８令の拡張部に優先する。したがって、
４バイト以上の命令ではＦＸａの拡張部によって命令の
オペコードが分断される場合がある。

また後でも述べるように、多段間接モードによって、立
の拡張部にさらに拡張部が付く場合にも、次の命令のオ
ペコードによりそちらの方が優先される。例えば、第一
ハーフワードにＫａｌｒ含み、第二ハーフワードにＪＣ
ａ２ｆ含み、第三ハーフワードまである６バイト命令の
ＩＭ　、’？を考える。ｍａｌに多段間接モードを使用
したため、普通の拡張部のほかに多段間接モードの拡張
部もつくものとする。この時、実際の命令ビットパター
ンは、命令の弔−ハーフワード（Ｅａｌの基本部を含む
）、Ｐａｌの拡張部、　Ｆ１ａ１の多段間接モード拡張
部、命令の第二ハー７ワード（ＰＴｈａｆｌ　　の基本
部を含む】、Ｅｌの拡張部、命令の第三ハーフワードの
順となる。

ｔ　１．１　）白線形２オペランドｅＴ令第５図から第
８図１４ｆ′：２オペランド宿令の燈縮形プオーマント
に示す。

第５図はメモリーレジスタ間＠算酷令のフォーマットで
ある。このフォーマットにはソースオペランド側がメモ
リとなるＴＪ　−ｆ　Ｏｒ　ｍ　ａ　１：とデスティネ
ーションオペランド側がメモリとなるＳ−ｆ　Ｏｒ　ｍ
　ａ、　ｔがｆ−）る■ Ｌ−ｆｏｒｍａｔでは、　　ｓｈはソースオペランドの
指定フィールド、Ｒｈはデスティネーションオペランド
のレジスタの指定フィールド、ＩＲＲｌｊ：ｓｈのオペ
ランドサイズの指定５ｒあられす。レジスタ上に＊−Ａ
−れたデスティネーションオペランドのサイズは、８２
ビツトに固定されている。１／ジスタ側とメモリ側のサ
イズが異なり、ソース側（１）サイズが小さい場合Ｌ（
符号拡張が行なわれる・　　　　、１？は８ｈ トイｏｒｍａ□デスティネーションオペランドの指定フ
ィールド、Ｒｈ１ｄ：ソースオペランドのレジスタ指定
フィールｌ′、　ＲＲＦｉ、ｓｈのオペランドサイズの
指定金あられす。１／ジスタ上に置かれたソースオペラ
ンドのサイズは、８２ビツトに固定されている。レジス
タ側とメモリ側のサイズが異なり、ソース側のサイズが
大きい場合にあふれた部分の切捨てとオーバブローチエ
ツクが行なわれる。

第６図はレジスターレジスタ間演算命令のフォーマット
（Ｒ−ｆｏｒｍａｔ　）である。Ｒｎはデスティネーシ
ョンレジスタの指定フィールドＲｍはソースレジスタの
指定フィールドである。オペランドサイズは３２ビツト
のみである。

第７図はリテラル−メモリ間演算命令のフォーマット（
Ｑ−ｆｏｒｍａｔ　）である。ＭＭ［デイステイ不−シ
ョンオベランドサイズの指定フィールド、すはリテラル
によるソースオペランドの指定フィールド、ｓｈｅデス
ティネーションオペランＶの指定フィールドである。

第８図Ｖｉ叩慎−メモリ開演篇命令のフォーマットであ
る。ＭＭはオペランドサイズの指定フィールド（ソース
、ぞイステイネーシ藁／で共４）、ｓｈけデスティネー
ションオペランドの指定フィールドである。ｌ−ｆｏｒ
ｍａｔの即用のサイズは、、−ｉ′Ｓ″ステイネ−ジョ
ン側のオペランドのサイズと共通に８　、１６　、３２
ビツトトナリ、ゼロ拡張、符相拡張は行なわれない。

（１１り一膜形１オペランド命令 第９図はｌオペランド命令の一膜形フオーマット（Ｇ　
ｌ　−ｆｏｒｍａｔ　）である。ＭＭげオペランドサイ
ズの指定フィールドである。一部のＧ　Ｍ　−ｆ　Ｏｒ
ｍａｔ命令で（は４、Ｅθ、の拡張部以外にも拡張部が
ある。また、使用しない命令もある〇 （１，３）−膜形２オペラン＃：命令 第１θ図から第１２図は２オペランド曲令の一膜形フオ
ーマットで、ある。この７オーマントに含１・ｎ２るの
は５８ビツトで指定する一膜形アＦレッシングモードの
オペランドが最大２つ存在する命令である。オペランド
の緒数自体は３つ以上になる場合がある１３ 第１Ｏ図は第一オペランドがメモリ読みだし全必要とす
る命令（１）７オーマツトＩＧ−ｆｏｒｍａｔ　ｌであ
る。ＥａＭはデスティネーションオペランドの指定フィ
ールド、ＭＭはデスティネーションオペランドサイズの
指定フィールド、ＥａＲｉｊ、ソースオペランド指定フ
ィールｌ−″％ＲＲけソースオペランドサイズの指定フ
ィールドである。

第１１図は第一オペランドが８ビツト即櫃の品令の７オ
ーマント（ＦＸ−ｆｏｒｍａｔ）である。

加Ｍはデスティネーションオペランドの指定フィールド
、　ＭＭはデスティネーションオペランドサイズの指定
フィールド、素はソースオペランド値である。

Ｋ−ｆｏｒｍａｔとｉ−ｒｏｒｍａｔ　ｔ！：ａａｉ的
に似たものがあるか、考え方の点では大きく逮っている
。Ｋ−ｆｏｒｍａｔはろくまでも？オペランドー膜形（
Ｇ−ｆｏｒｍａｔ）の派生形であり、ソースオペランＦ
のサイズが８ビット固定、ディスティネーションオペラ
ンドのサイズが８　／　１６　／　８２ビットから選択
となっている。つまり、異樟サイズ間の演算を前提とし
、デスティネーションオペランドのサイズに合わせて２
ビツトのソースオペランＦがゼロ拡張または符号拡張さ
れる。

一方、１−ｆｏｒｍａｔは、特に転送命令、比較命令で
頻度の多い即値のパターンを短縮形にしたものであり、
７′−スオペランドとディスティネーションオペランド
のサイズは等しい。

第１２図は第一オペランドがアドレス計算のみの命令の
フォーマツ）　（ＧＡ−ｆｏｒｍａｔ）である。

ＥａＷ　ＩｄデスティネーションオペランＦの指定フィ
ー　ルに％ＷＷはデスティネーションオペランＦサイズ
の指定フィールド、　ＫａＡはンースオベランドの指定
フィールドである。ソースオペランドとしては実行アド
レスの計算結果自体が使用される。

第１３図はショートブランチ命令のフォーマットである
。ＣＣＣＣはブランチ条件指定フィールド、ｄｉｓｐ：
８　　はジャンプ先との変位指定フィールド、本発明の
データ処理装置では８ビツトで変位を指定する場合には
、ビットパターンでの指定ｆｌｉｋ２倍して変位噴とす
る（１．４）アドレッシングモード 本発明のデータ処理装置のアドレッシングモード指定方
法には、レジスタ？含めて６ビツトで指定する短縮形と
、８ビツトで指定する一般形がある。

未定義のアドレッシングモードを指定した場合や、意味
的に考えて明らかにおかしなアドレッシングモードの組
み台わせを指定した場合にＦｉ、未定義命令を実行した
場合と同じく予約６訂令例外を発生し、例外処理を起動
する。

これに該当するのは、デスティネーションが即値モード
の場合、アドレス計算を伴うべきアドレッシングモード
指定フィールドで即値モードを使用した場合などである
。

第１４図から第２４図に示すフォーマットの図中で使わ
れる記号はつぎの通りである。

Ｒｎ　　　レジスタ指定 （ａｈ）　　６ビツトの短縮形アドレッシングモードで
の指定方法 （Ｋａ）　　　８ビツトの一般形アドレッシングモード
での指定方法 フォーマットの図で点線で囲まれた部分は拡、張ｓ１に
示す。

（１，４，１）基本アドレッシングモード本発明のデー
タ処理装置は様々なアドレッシングモードをサポートす
る。そのうち、本発明のデータ処理装置でサポートする
基本アドレッシングモードには、レジスタ直接モード、
レジスタ間接モード、レジスタ相対間接モード、即値モ
ード、絶対モード、ＰＣ相対間接モード、スタックポツ
プモーｙ１　スタックブツシュモードがある。

レジスタ１１接モードは、レジスタの内容をそのままオ
ペランドとする。フォーマットは第１４に示す。Ｒｎハ
汎用レジスタの番号を示す。

レジスタ間接モー’　ｔｆ　、レジスタの内容をアドレ
スとするメモリの内容をオペランドとする。フォーマッ
トは第１５図に示す。Ｒｎは汎用レジスタの番号を示す
。

レジスタ相対間接は、ディスプレースメント値が１６ビ
ツトか３２ビツトかにより２種類ある。それぞれ、レジ
スタの内容に１６ビツトまたＶｉ８２ビットのディスプ
レースメント値を加えた値ゲアＶレスとするメモリの内
容をオペランドする。フォーマットは第１６図に示す。

Ｒｎは汎用レジスタの番号を示す。ｄｉｓｐ：　ｌｆｌ
とｄｉｓｐ：Ｌ２　ｉｊ　、　ソれぞれ、１６ビツトの
ディスプレースメント値、８２ビツトのディスプレース
メント値を示す。ディスプレースメント値は符号付きと
して扱う。

即値モードは、命令コード中で指定されるビットパター
ンケそのまま２４数と見なしてオペランドする。フォー
マットは第１７図に示す。

ｉｍｍ　　ｄａｔａけ即１ｍヲ示す。ｉｍｍ　ｄａｔａ
のサイズは、オペランドサイズとして命令中で指定され
る。

絶対モードは、アドレス値が１６ビツトで示されるか３
２ビツトで示されるかにより２種類ある。それぞれ命令
ヨード中で指定される１６ビツトまたは３２ビツトのビ
ットパターンをアド１／スとしたメモリの内ｄ全オペラ
ンドとするＯフォーマットｉｊ：第１８図に示ｆ、、ａ
ｂｅ　：　１６とａ　ｂｓ　：　３２　ハｂぞハ、ぞれ
、１６ビツト、８２ビツトのアドレス／ｌｌＮヲ示す。

ａｂｅ　：　１６　でアドレスが示されるおきは指定さ
れたアドレス値？３２ビットに符号拡張する。

ＰＣ＃＠対間接モードは、ヂイスブ１／−スメント値が
１６ビツトか：（２ビットかにより、２欅類ある。そハ
ぞ）１７、プログラムカウンタの内容に１６ビツトまた
は３２ビツトのデイスブｌ／　−スメント値？加ｆ、た
値？アト１／スとするメモリの内８にオペ２７ドとする
。フォーマットハ第１９図に示す。ｄｊ、ｓｐ：１１５
とｄｊ、５ｐ３２は、それぞれ１６ビツトのディスプレ
ースメント値、：つ２ビツトのヂイスブレースメント値
を示す。デイスグレースメント値は符号付きとして扱う
。ＰＣ間接モードＶＣおいて参照されるプログラムカウ
タの値は、そのオペランドを含む命令の先頭アドレスで
ある。多段間接アドレシングモードにおいてプログラム
カウンタの値が参照される場合にも、同じよう１（命令
先願のアト１／スｋＰｃ柑対の基！＄値として使用する
。

スタックポツプモードはスタックポインタ（ＳＰ）の内
容全アドレスするメモリの内容をオペランドと↑る。オ
ペランドアクセス後、　　Ｓｐ′ｆｆオペランドサイズ
だけインクリメントする。側対−ば。

３２ビツトデータを扱う時には、オペランドアクセス後
ｖｃａｐが（−４だけ更新される６Ｂ、Ｈのサイズのオ
ペランドに対するスタックポツプモーどの指定も可能で
あり、そり、ぞｈｓＦが＋１゜＋２だけ更新される。フ
ォーマットは第２０図に示す。オペランドに対しスタッ
クポツプモードが意味を持たないものに対しては、予約
命令例外ケ発生ずる。具体的に予約命令例となるのは、
ｗｒｉｔｅオペランド、ｒｅａｃｌ−ｍｏ＋ｌｆｙ−ｗ
ｒｉｔｅオペランドに対するスタックポツプモード指定
である。

スタックブツシュモードはＥＰの内容をオペランドサイ
ズだけデクリメントした内Ｗｋアト１／スとするメモリ
の内容をオペランドとする〇スタックブツシュモードで
はオペランドアクセス前にＳＰがデクリメントされる。

例えば、３２ビットデータ？扱う時１／（は、オペラン
ドアクセスｍｌにｓｐが−４だけ更新される。Ｂ、Ｈの
サイズのオペランドに対するスタックブツシコーモード
の指定も可能であり、それぞｈ日Ｐが−１゜−２だけ更
新される。フォーマットは第２１図Ｖｃ示ｆ０オペラン
ドに対してスタックブツシュモードが京味？持たないも
のに対しては、予約曲令例外ゲ）た生する。成体的に予
約命令例外となるの’ｉｊニー、ｒｅａ（ｌオペランド
、ｒｅａｄ−ｍｏｄｊ、ｆｙ−ｗｒｉｔｅオペランドに
対するスタックブツシュモード指定である。

（１，４，２）多段間接アト１／ツシングモード複雑な
アトレンジングも、基ｚ的には加算と間接参照の←↓み
合わせに分解することができる。

したがって、加隊と間接参照のオペレーションケアドレ
ッシングのプリミティブとして与えておき、それケ任意
に組み合わせることができればどんな複雑なアドレッシ
ングモードｒも実現することができる。本発明のデータ
処理装置の多段間接アドレッシングモードはこのようケ
考え方にたったアドレッシングモー１：である。複雑な
アドレッシングモードは、モジュール間のデータ参照や
ＡＩ言語の処理系に特に有用である。

多段間接アドレッシングモードを指定するとき、基本ア
ト１／ツシングモーｒ指定フイールドでは、レジスタベ
ース多段間接モード、ＰＣベース多段間接モード、絶対
ベース多段間接モードの８欅類の指定方法のうちりずれ
か１つを指定する。

レジスタベース多段間接モードけ１／ジスタの値を、拡
張する多段同級アドレッシングのベース値とるアドレッ
シングモードである。フォーマットｉｊ：第２ｚ図に示
す。Ｒｎは汎用レジスタの番号を示す。

ＰＣベース多段間接モードはプログラムカウンタの値を
、拡張する多段間接アドレッシングモ−ス値とするアド
レシングモーｔ−ｃｈる。

フォーマットは第２３図ＶＣ示す。

炉対ベース多段間接モー）″はゼロを、拡張する多段間
接アドレッシングのベース値とするアドレッシングモー
ドである。フォーマットは第２４図ＶＣ示す。

拡張する多段間接モード指定フィーＩレドは、１６ビツ
トを単位としてこれを任意回ＶｉＣ返す０１段の多段間
接モードにより、ディスプレースメントの加算、インデ
クスレジスタのスケーリング（×１、×２、×４、×８
）と加算、メモリの間接参照、を行なう。

多段間接モードのフォーマットは第２５図で示す。各フ
ィールドは以下に示す意味をもつ。

Ｅ−０：　多段間接モード Ｅ麟ｌ：　アドレス計算終了 ｔｍｐ−ａ−）ａｄｄｒｅｓｓ　　ｏｆ　　ｏｐｅｒａ
ｎｄｌ−０：　メモリ間接参照なし ｔｍｐ　　＋　　ｄｉｓｐ　　＋　　Ｒ１＊　　ＳＯａ
ｌｅ−−ｍ＞ｔｍｐｌ−１：　　メモリ間接参照あシ ｍｅｎ（ｔｍｐ＋ｄｉｓｐ＋Ｒｘ＊５ｅａｌθ）ｍ−ａ
　）　ｔ３１１１　ｐＭ−０：＜Ｒｘ＞ｋインデクスと
して使用Ｍ−１：　　特殊なインデクス ＜Ｒｘ＞＝０　　インデクス値を加算しないＩＲｘ讃０
） ＜ＲＸ＞　　　　プログラムカウンタをインデクス値と
して使用 （ＲＸ−ＰＣＩ ＜Ｒｘ＞ｍ９〜　ｒｅｓｅｒｖｅｄ Ｄ−０：　　多段接モード中の４ビツトのフィールドｄ
４の＋ｉｆ？ｒ４倍してディスプレースメント直とし、
これを加算する。ｄ４は符号付きとして扱い、オペラン
ドのサイズとけ関係なく）必ず１倍して使用する。

Ｄ−１：　　　多段間接モードの拡張部で指定されたｄ
ｉｓｐｘ（１６／３　ｇピット）をディスプレースメン
ト唾とし、これを加算する。

拡張部のサイズはｄ４フィールドで指定する。

ｄ４−０００１　　　ｄｉｓｐｘ　は　１６　ビットプ
ログラムカウンタに対して×２、×４．×８のスケーリ
ングを行なった場合には、その段の処理終了後の中間値
（ｔｍｐ）として、不定値が入る。この多段間接モード
によって得られる英効アドレスは予測できない値となる
が、例外は発生しない。プログラムカウンタに対するス
ケ＋　１７ングの指定は行なってはいけない。

多段間接モードによる命令フォーマットのノくリエーシ
ョン石１６図、第２７図に承す。第２６図は多段間接モ
ードが継続するか終了するかのバリエーションを示す。

第２７図はディスプレースメントのサイズのバリエーシ
ョンを示す。

任意段数の多段間接モードが利用できれば。

コンパイラの中で段数による場合分けが不要になるので
、コンパイラの負担が軽減されるというメリットがある
。多段の間接参照の傾度が非Ｍ　ｖｃ　少ないとしても
、コンパイラとしては必ず正しいコードを発生できなけ
ればならないからである。このため、フォーマット上、
任意の段数が可能になっている。

（１，５）例外処理 本発明の処理装置ではソフトウェア負荷の軽減のため、
豊富な例外処理５Ｎ能をもつ、本発明のデータ処理装置
では例外処理は、命令処理を再実行するもの（例外）、
命令処理を完了するもの（トラップ）、割込の３種類に
分けて名称をつけている。また本発明のデータ処理装置
では、この３種の例外処理と、システム障害を総称して
Ｅ工Ｔと呼ぶ。

（２）機能ブロックの構成 第２８図に本発明のデータ処理装置のブロック図を示す
。本発明のデータ処理装置の内部を機能的に太きく分け
ると、命令フェッチ部５Ｄ。

命令デコード部・５り、ＰＣ計算部６３．オペランドア
ドレス計＊都ｎ、マイクロ１０Ｍ倍・頻、データ演算部
槽、外部パスインターフェース部５ηに分かれる。第２
８図では、その他、アドレスとｃｐｎ外部に出力するア
ドレス出力回路碍とＣＰ口外部とデータの入出力を行う
データ入出力回路随をｍ−の橙能ブロック部と分けて示
し／こ。

（ｚ、１）命令フェッチ部 命令フェッチ部５Ｑにはブランチバッファ、命令キュー
バヅファとその制御部などがあり、次ＶＣフェッチすべ
き命令のアト１／スを決定して、ブランチバッファやＣ
ＰＵ外部のメモリから命令ラフエッチする。ブランチバ
ッファへの命令登録も行う。

ブランチバッフアロ小規模′Ｔ′：あるためセ１７りぞ
イブキャッシュとして納作イ”る。ブランチノ（ツファ
はブランチターゲットバッファ（ＢＴＢ）によく似た機
能？もつ。ブランチバッファの動作の詳細は特願昭ｆｌ
Ｒ＝２０２０４１で詳しく述べられている。

次にフェッチすべき命令のアドレス６命令キユーバツフ
アに入力すべき命令のアドレスとして専用のカウンタで
計算さり、る。ブランチやジャンプが起きたときＶＣ，
は、哲たな高冷のアドレスが、ＰｃＩａ４ｒ暉部盛やデ
ーク演創１匂より転送されてくる。

ＣＰ］■外部のメモリから命令孕フェッチするときは、
外部バスインタ−７エイズ部ｂηを通して、フェッチす
べき命令コードのアドレステアドレス出力回路ｉｉ＋９
からＣＰＵ外部に出力し、データ入出力回路面から命令
コードフェッチする。

バッファリングした命令コードのうち、命令デコード部
ａ１ｚ″Ｔ：次にデコードすべき命令コードヶ命令デコ
ード部園に出力する。

（２，２）命令デコード部 命令ｆコード部５カでは命令中のオペコードが基本ＪＶ
Ｃ１６ビツト（ハーフワード）単位にデコードされる。

このブロックには第１ハーフワードに含盪れるオペコー
ドをデコードするＦＨＷデゴーグ６第２、第３ハーフワ
ードに含まれるオペコードをデコードするＮＦＩ（Ｗデ
コーダ、アトｌ／ツシングモード？デコードするアドレ
ッシングモー・ドデコーダが含まれる。

さらにＦ　ＸＩ　ＷデコーダやＮＦＨＷデコーダの出力
をさらにデコードして、マイクロＲＯＭのエントリアド
レスを計算するデコーダ２、榮件ブランチ命令の分岐予
測２行う分岐予測機能、オペランドアドレス計算のとき
のバイグラインコンフリクト金チエツクするアドレス計
算コ・ンフリクトチェック機構も含まれる。

命令フェッチ部より入力された命令コード？２りａツク
につき０＝６バイト？デコードする。

デコー　ド結果のうちデータ演算部１にでの演算知関す
る情報ケマイクｒ：ｌＲＯＭ部６均に、オペランドアド
レス計算に関係する情報をオペランドアドレス計算部呪
）ｖｃ、ＰＣ庁十ＷＶｃ関係゛ノ゛る情報ケＰＣ計算部
Ｄ（至）に、七ｈ、ぞノ１．出力する。

（Ｎ、３）マイクロＲＯＭ部 マイクロＲＯＭ部調には主（ｔでデータ演算部−全制御
するマイクロプログラムが格約されているマイクＲＯＭ
、マイクロシーケンサ、マイクロ命令デコーダなどが含
まれる。マイクロ命令はマイクｒＪＲＯＭから２クロツ
クにｉ２読み出される。マイクロシーケンサはマイクロ
プログラムで示されるシーケンス処理の他に例外、割込
、トランプ（この３つをあわ慰”でＪ」工Ｔと呼ぶ）の
処理をハード的に受は例ける。甘だマイクロＲＯＭ部は
ストアバッファの管理も行う。

マイクロＲＯＭ部には命令コードに依存しない割込みや
演算実行結果によるフラッグ情報と、デコーダ２の出力
など命令デコード邪の出力が入力される。マイクロデコ
ーダの出力は主にデータ演算部帳に対して出力されるが
、ジャンプ命令の実行による他の先行熱押中止情報など
一部の情報は他のブロック−＼も出力される。

（２，４）オペランドアドレス計算部 オペランドアドレス計′１１．部５４１ハ１、蛸令デコ
ード邪櫻のアドレスデコーダなどから出力されたオペラ
ンドアドレス計算に関係する↑Ｎ報によりハードワイヤ
ードｆｒｉｌｌ（ｉｌｌされる。このブロックではオペ
ランドのアドレス計算に関するほとんどの処理が行われ
る。メモリ間接アドレッシングのだめのメモリアクセス
のアドレスやオペランドアドレスがメモリ圧マツプされ
たＩ１０領域に入るかどうかのチエツクも行われる。

アドレス計算結果は外部バスインターフエイス部ｈηに
送られる。アドレス計算に必要な汎用レジスタやプログ
ラムカウンタの値はデータ演算部より入力きれる。

メモリ間接アドレッシングを行うときは外部バスインタ
ーフェイス部・闘を通してアドレス出力回路幡からＣＰ
σ外部に参照すべきメモリアドレスを出力し、データ入
出力部間から入力された間接アドレス＠を命令デコーＦ
部６のをそのまま通過させてフェッチする。

（１６）ＰＣ計算部 ｐｃ計算部ＩＳ：ｌは命令デコーｒ部・６カから出力さ
れるｐｃ計算に関係する情報によりノ・−ドワイヤード
制御され、命令のｐｃ値を計算する。本特許のデータ処
理装置は可変長命令セットを持っており、命令をデコー
ドしてみないとその命令の長さが判らない。ＰＣ計算部
６１は、命令デコード部めから出力される命令長ｔデコ
ード中の命令のＰＣ＠に加算することによりつぎの命令
のＰＣＩを作り出す。また、命令デコード部５４が、分
岐命令をデコーＦしてデコード段階での分岐を指示した
ときは命令長の代わりに分岐変位全分岐命令のＰＣ＠に
加算することにより分岐先命令のＰＣ（ｉｉｉ計算する
。分岐命令に対して命令デコード段階で分岐を行うこと
を本発明のデータ処理装置ではプリブランチと呼ぶ。

れている。

ＰＣ計算部困の計算結果は各命令のＰＣ［として命令の
デコード結果とともに出力されるほか、プリブランチ時
には１次にデコードすべき防令のアドレスとして命令７
工ツチ部に出力される。

また、次に命令デコード部櫻でデコードされる命令の分
岐予測のためのアドレスにも使用される。分岐予測の方
法については待原昭６２−８１９４で詳しく述べられて
いる。

（２，６）データ演算部 データ演算部１はマイクロプログラムにより制御され、
マイクロＲＯＭ部団の出力情報に従い、各命令の機能を
実現するために必要な演算をレジスタと演算器で実行す
る。演算対象となるオペランドがアドレスや即値の場合
は、オペランドアドレス計算部（財）で計算されたアド
レスや即値を外部パスインターフェイス部ｂηを通過さ
せて得る。また、演算対象となるオペランドがｃｐａ外
部のメモリにあるデータの場合は、アドレス計算部掴で
計算されたアドレスをパスインターフェイス部６７１が
アト、レス出力回路間から出力して、ｃｐσ外部のメモ
リからフェッチしたオペランドをデータ入出力回路６（
至）から得る場合もある。

清算器としてはＡＬσ、バレルシフタ、ブライオリティ
エンコーダやカウンタ、シフトレジスタなどがある。レ
ジスタと主な演算器の間は８パスで結合されており％　
１つのレジスタ間演算を指示する１マイクロ命令？２ク
ロツクサイクルで処理する。

データ演算のときＣＰσ外部のメモリをアクセスする必
要がある時はマイクロプログラムの指示により外部パス
インターフェイス部６ηを通してアドレス出力回路１か
らアドレス？ＣＰσ外部に出力し、データ入出力回路Ａ
Ｉを通して目的のデータをフェッチする。

ｃｐσ外部のメモリにデータをストアするときけ外部バ
スインターフェイス部鋪全通してアドレス出力回路祷よ
りアドレスを出力すると同時に、データ入出力回路（至
）からデータ１ｋｃＰσ外部に出力する・オペランドス
トアを効率的に行うためデータ演算部槽に１ｌｔ４バイ
トのストアバッファがある。

ジャンプ命令の処理や例外処理などを行って新たな命令
アドレスをデータ演算部類が得たときはこれを命令フェ
ッチ部６０とｐｃ計算部卵に出力する。

（ｇ、７）外部パスインターフェイス部外部パスインタ
ーフェイス部５７１は本特許のデータ処理装置の外部バ
スでの通信？別画する。

メモリのアクセスはすべてクロック同期で行われ、最小
２クロックサイクルで行うことができる。

メモリに対するアクセス要求は砧令フェッチ部ｆｉ１１
．アドレス計算部５（、データ演算部、（６）か′ら独
立に生じる。外部バスインターフェイス部稍けこれらの
メモリアクセス要求を調停する。さらにメモリとＣＰσ
？結ぶデータバスザイズである３２ビツト（ワード）の
整置境界ｆｒ：またぐメモリ番地にあるデ・−夕のアク
セスハ：、このブロック内で１仙的にワード境昇ケまた
ぐことを検知して、２同のメモリアクセスに分解して行
う。

ブリフェッチするオペランドとストアするオペランドが
重なる場合のコンフリクト防止処理やス！・アオベラン
ドからフェッチオペランドへのバイパス処理も行う。

（３）パイプライン帰構 本発明のデータ処理装置のパイプライン処理は第２図に
示を構成となる。命伶のブリフェッチを行つ命令フェッ
チステージ（ＩＰステデー６υ）、命令のデコードを行
うデコードステージ（Ｄステージ（り）、オペランドの
アドレス占十ネ？行うオペランドアドレス計算ステージ
（ＡステージＣ（３）、マイクＯＲ０Ｍアクセス（持に
Ｒステージ（至）ど呼ぶ）とオペランドグリフェッチ（
特にＯＦステデー（ロ）と呼ぶ）？行うオペランドブリ
プエッチステージＣＦステージ■）、実行ステージ（Ｚ
ステージｃ！６）の５膜構成？パイプライン処理の基本
とする。Ｅステージ（至）では１段′のストアバッファ
があるほか、高機能請合の一部は命令実行自体金パイプ
ライン化するため、実際には５段以上のパイプライン処
理効果がある。

１Ｆステージｃ３ｖはバスインターフェイス回Ｎ□□□
にアクセス要求金山し、メモリから命令コードをフェッ
チしてＤステージ曽に出力するＯＤステデー（至）はＩ
ＦステデーＯηから入力される命令コードをデコードし
て、デコード結束？Ａステージ（至）【出力する。Ａ、
？データ（至）は命令コード中で指定されたオペランド
の実効アドレスの計算４行い、必要ならばバスインター
フェイス回路Ｃ灼にアクセス要求を出し、アドレス間接
参照を行い、計算したオペランドアドレス計算ステージ
（至）に出力する。Ｆステージ［有］はＡステージＱか
ら入力されたオペランドアドレスに従い、バスインター
フェイス回路（至）へアクセス要求を出し、メモリより
オペランドをフェッチする。

フェッチしたオペランドｉｉ′Ｅステージ（至）に出力
する。鶏ステージ（至）ｉ７：ｌ′Ｆステージ［有］か
ら入力されたオペランドに対して命令コード中で指定さ
れた演算？実行する。さらに必要ならバスインターフェ
イス回路＠にアクセス要求を出し、その演算結果？メモ
リにストアする。１Ｆステージからのアクヤス要求は常
に出されており、バスインターフェイス回路＠は各ステ
ージからのアクセス要求がない場合、命令のプ’）７ｘ
ツチ２行う。しかし、Ｄステージ（至）でＥステージ（
至）で必ず分岐２行う命令が完全にＤステージ（至）に
入力されたことが検出されたならば、Ｅステージによる
パイプライン初期化が起る贅でそれ以降の命令プリフェ
ッチは行われない。

各ステージげ他のステージとは独立に動作（７、理論上
は５つのステージが完全に独立動作する。各ステージは
１回の処理？最小２クロックで行うことができる。従っ
て理想的にけ２クロツクごとに次々とパイプライン処理
が進行する。

本発明のデータ処理装置にはメモリーメモリ間演算や、
メモリ間接アドレッシングなど、基本パイブライ／処理
１回だけでは処理が行えない命令があるが１本発明のデ
ータ処理装置けこれらの処理に対してもなるべく均衡し
たバイブライン処理が行えるように設計されてｈる。複
数のメモリオペランド？もつ命令に対してはメモリオペ
ランドの数をもとＶＣ，デコード段階で複数のパイプラ
イン処理単位（ステップコード）に分解してパイプライ
ン処理を行うのである。

パイプライン処理単位の分解方法例関しては特願昭６１
−２３６４５６で詳しく述べられている。

１　’Ｆステデー６ηからＤステージ（至）に渡される
情報は命令コードそのものである。Ｄステージ（至）か
らＡステージａに渡される情報は命令で指定された演算
に関するもの（Ｄコード（財）と呼ぶ）と、オペランド
のアドレス計算に関係するもの（Ａ：７−ド（６）と呼
ぶ）との２つある。ＡステージＱから？ステージ■に渡
される情報はマイクロプログラムルーチンのエントリ番
地やマイクロプログラムへのパラメータなどを含むＲコ
ード＠３（！−、オペランドのアドレスとアクセス方法
指示情報などを含むＦコード−との２つである。

Ｆステージ（至）からＥステージ（７）に渡される情報
は演算１ｔｌｌａ情報とリテラルなどを含むＥコード四
と、オペランドやオペランドアドレスなどｔ含むＳツー
１″−との２つである。Ｅステージ曽以外のステージで
検出されたＥ工ＴｉそのコードがＥステージ（至）ＶＣ
到達するまではＥ工Ｔ処理を起動しない。Ｅステージ（
至）で処理されている命令のみが実行段階の命令であり
、ＩＦステデーｔａＥｌ−Ｆステージ■で処理されてい
る防音はまだ実行段階に至っていないのである。従って
Ｅステージ（７）以外で検出されたＥ工Ｔｆｉ検出した
ことをステップコード中に記録して次のステージに伝え
られるのみである。

（８，１）パイプライン処理単位 （８，１，１）命令コードフィールドの分類本発明のデ
ータ処理装置のパイプライン処理単位は命令セットのフ
ォーマットの特徴を利用して決定されている。（１）の
節で述べたように、本発明のデータ処理装置の命令は２
バイト単位の可変長命令であり、基本的ＶＣは（２バイ
トの命令基本部子〇　−４バイトのアドレッシング拡張
部）Ｔｈ１〜８回繰シ返すことにより命令が構成されて
いる。

命令基本部には多くの場合オペコード部とアドレッシン
グモード指定部があり、インデックスアドレッシングや
メモリ間接アドレッシングが必要なときにはアドレッシ
ング拡張部の代わりに（２バイトの多重間接モード指定
部子〇〜４バイトのアドレッシング拡張部）が任意側付
く。また、命令により２または４バイトの命令固有の拡
張部が最後に付く。

命令基本部には命令のオペコード、基本アドレッシング
モード、リテラルなどが含まれる。

アドレッシング拡張部はディスプレースメント、絶対ア
ドレス、即値、分岐命令の変位のいずれかである。命令
固有の拡張部にはレジスタマツプニーｉ’ｏｒｍａｔ命
令の即値指定などがある。第２９図で本発明のデータ処
理装置の基本的命令フォーマットの特徴を示す。

（８，１１）ステップコードへの命令の分解本発明のデ
ータ処理装置では上記の命令７オーマントの特徴を生か
したパイプライン処理を行う。Ｄステージ（至）では（
２バイトの命令基本１ｆｌｓ　＋　０−４　バイトのア
ドレッシング拡張１！Ｉｓ）。

（多段間接モード指定部＋アドレッシング拡張部）−ま
たけ命令固有の拡張部１に１つのデコード単位として処
理する。各回のデコード結果をステップコードと呼び、
Ａステージ（至）以降ではこのステップコードをパイプ
ライン処理の単位としている。ステップコードの数は命
令ごとに固有であり、多段間接モード指定を行わないと
き、１つの命令は最小１個、最大３個のステップコード
に分かれる。多段間接モード指定があればそれだけステ
ップコードが増える。ただし、これは後で述べるように
デコード段階のみである。

（８，１，３）プログラムカウンタの管理本発明のデー
タ処理装置のパイプライン上に存在するステップコ−ｙ
Ｂすべて別命令に対するものである可能性があり、プロ
グラムカウンタの値はステップコードごとに管理する。

すべてのステップコー１″はそのステップコードのもと
になった命令のプログラムカウンタ値？もつ。ステップ
コードに付属してパイプラインの各ステージを流れるプ
ログラムカウンタ値はステッププログラムカウンタ（Ｓ
ＰＣ）と呼ぶ。

ＳＰＣはパイプラインステージを次々と受は渡されてい
く。

Ｃ８，２）？！ｒパイプラインステージの処理釜パイプ
ラインステージぬ入出カステップコードには第２図に示
したように便宜上名前が付けられている。またステップ
コー）″はオペコ−ドに関する処理？行−，マイクロＲ
ＯＭのエントリ番地やＥステージ（至）に対するパラメ
ータなどになる系列とＥステージ（至）のマイクロ命令
竜〈対するオペランドになる系列の２系列がある。・（
８，８，１）命令フェッチステージ 命令フェッチステージ（工ｙステージ０υ）ｔｆ命令を
メモリやブランチバッファからフェッチし、命令キュー
に入力して、Ｄステージ（至）に対して命令コー）″を
出力する。命令キューの入力は整置された４バイト単位
で行う。メモリから命令をフェッチするときは整置され
た４バイトにつき最小２クロックを要する。ブランチバ
ッファがヒツトした時は整置された４バイトにっきｌク
ロックでフェッチ可能である。命令キューの出力単位は
２バイトごとに可変であり、２クロツクの間に最大６バ
イトまで出力できる。また分岐の直後には命令キューを
バイパスして命令基本部２バイト１に直接命令デコーダ
に転送することもできる。

ブランチバッファへの命令の登録やクリアなどの制御、
プリフェッチ先命令アドレスの管理や命令キューの制御
も工Ｆステージ９ｐで行う。

１Ｆステージ０］ｌｌで検出するに工ＴＫｆｌ命令をメ
モリからフェッチするときのパスアクセス例外や、メモ
リ保護逮反などによるアドレス変換例外がある。

（８，２，２）命令デコーＦステージ 命令デコードステージ（Ｄステージ（至））はｌＦステ
デーＣ３優から入力された命令コードをデコ用して、２
クロック単位に１度行ない、１回のデコーｐ処理で、０
〜６バイトの命令コードを消費する（ＲＫＴ＃ｆ６令の
復帰先アドレスを含むステップコードの出力処理などで
は命令コードを消費しない）。１回のデコードでＡステ
ージ（至）に対するアドレス計算情報であるＡコード−
としての約８５ビツトの制御コードと最大８２ビツトア
ドレス１灸飾情報とオペコードの中間デコーＦ結果であ
るＤコード（財）としての約５０ビツト制御コーＦと８
ビツトのリテラル情報とを出力する。

Ｄステージ（２）では各命令のｐｃ計算部關の別画、分
岐予測処理、プリブランチ命令に対するプリブランチ処
理、命令キューからの命令コーｒ出力処理も行う。

さらに、必ずぶステージで分岐やジャンプを起す命令が
デコーｒされ、命令が完全にＤステージに取り込まれた
のが確認されると命令デコード？中断し、以降Ｅステー
ジからのパイプライン初期化信号が入力されるまで動作
を停止する。

Ｄステージ（至）で検出するＩｌｌ！ＩＴＫｆｌ予約命
令例外、プリブランチ時の奇数アドレスジャンプトラッ
プがある。また、ＩＦステデー３ηより転送されてきた
各種Ｅ工Ｔｆｌステップコード内にエンコードする処ｆ
！ｐをしてＡステージ（至）に転送する。Ｅ工Ｔが検出
されるとＤステージは命令デコードを中断し、以降Ｅス
テージからのパイプライン初期化信号が入力されるまで
動作を停止する。

（８，Ｌ３）オペランドアドレス計算ステージオペラン
ドアドレス計算ステージ（Ａステージ＠）ｔ−１処理が
大きく２つに分かれる。

１つは命令デコード部６２のデコーダ２を使用して、オ
ベコーＦの後段デコーＦを行う処理で、他方はオペラン
ドアドレス計ＩＥ部図でオペランドアドレスの計暉ヲ行
う処理である。

オペコードの後段デコー）’処ｆｆはＤコード■を入力
とし、レジスタやメモリのｔ！ｉき込み予１’Ｊ及びマ
イクロプログラムのエントリ番地とマイクロプログラム
に対するパラメータなどを含むＲコード−の出力を行う
。なおレジスタやメモリの書き込み予約は、アドレス計
算で参照したレジスタやメモリの内容が、パイプライン
上？先行する命令で書き換えられ、誤ったアドレス針線
が行われるのを防ぐ念めのものである。レジスタやメモ
リの豊き込み予約はデッドロックを避けるため、ステッ
プコードごとに行うのではなく命令ごとく行う。レジス
タやメモリの書き込み予約については特願昭６２−１４
４３９４で詳しく述べられている。

オペランドアドレス計算処理はＡコード１２ヲ入力とし
、Ａコードに）に従いオペランドアドレス計算部間で加
算やメモリ間接参照を組み合わせてアドレス計ｌＬケ行
い、その計算結果をＦコード−として出力する。この際
、アドレス計算に伴つレジスタやメモリの読み出し時に
コンフリクトチエツクを行い、先行命令がレジスタやメ
モリに対する書き込み処理全終了していない時点でコン
フリクトが指示されれば、先行命令がＥステージ（至）
で唐き込みも理？終了するまで待つ。また、オペランド
アドレスやメモリ間接参照のアドレスがメモリにマツプ
されたＩ１０領域ＶＣ入るかどうかのチエツクも行う。

Ａステージ（至）で検出するＥ工ＴＫは予約命令外、特
権命令外、バスアクセス列外、アドレス変換例外、メモ
リ間接アドレッシングのときのオペランドブレイクポイ
ントヒツトによるデノ（ラグトラップがある。Ｄコード
（６）、Ａコード−自体がＥ工Ｔｌ起こしたこと？示し
ておれば、Ａステージａはそのコードに対してアドレス
計算処理をせず、そのＥ工Ｔコード卿やＦコード−に伝
える◎ （８１，４）マイクロＲＯＭアクセスステージオペラン
ドフェッチステージ（Ｆステージ咎）も処理が大きく３
つに分かれる。１つはマイクロＲＯＭのアクセス処理で
あり、特にＲステージ（至）と呼ぶ。他方はオペランド
プリフェッチ処理であり、特にＯＦステデー（ロ）と呼
ぶ。Ｒステージ（至）とＯＦステデー■は必ずしも同時
に動作するわけではなく、メモリアクセス権が獲得でき
るかどうかなどに依存して、独立に動作する。

Ｒステージ（至）の処理であるマイクロＲＯＭアクセス
処理はＲコード卿に対して次のＥステージでの実行に使
用する実行、！ｌｌａコードであるＥ：Ｉ−ドｆを作り
出すためのマイクロＲＯＭアクセスとマイクロ命令デコ
ード処理である。１つのＲコード■に対する処理が２つ
以上のマイクロプログラムステップに分解゛される場さ
、マイクロＲＯＭはにステージ（至）で１史用され、久
のＲコード−はマイクロＲＯＭアクセス待ちになる。

ＲコーｇＨに対するマイクロＲＯＭアクセスが行われる
のはその前のＥステージ（至）での最後のマイクロ命令
実行の時である。本発明のデータ処理装置ではほとんど
の基本命令はｌマイクロプログラムステップで行われる
ため実際にはＲコード−に対するマイクロＲＯＭアクセ
スが次々と行われることが多い。

Ｒステージ（至）で析たに検出するＥ工Ｔｆｌない。

Ｒコード−が防音処理再実行型のＥＩＴを示していると
きはそのＥ工Ｔ熱押に対するマイクロプログラムが実行
されるのでＲステージ（至）はそのＲコード鵠に従った
マイクロ命令をフェッチする。Ｒコード祷が奇数アドレ
スジャンプトラップを示しているときＲステージ（至）
はそれ１ｋＥコード四に伝える。これはプリブランチに
対するもので、Ｚステージ（至）ではそのＥコード■で
分岐が生じなければそのプリブランチを有効として奇数
アドレスジャンプトラップを発生する。

（８１，５）オペランドフェッチステージオペランドフ
ェッチステージ（ＯＦステデー＠）ハＦステージ（財）
で行う上記の２つの処理のうちオペランドプリフェッチ
処ｍｋ行う◇ オペランドプリフェッチけ？コード■を入力とし、フェ
ッチしたオペランドとそのアドレスＩｓコード−として
出力する。１つのＦコード−でけワーＦ境界に関わらず
４バイト以下のオペランドフェッチを指定する。Ｆコー
）′■にはオペランドのアクセスを行うかどうかの指定
も含まれておＱ、ＡステージＱで計算したオペランドア
ドレス自体や即値をＥステージ（至）に転送する場合に
はオペランドプリフェッチは行わず、ＦコーＩニーの内
容をＳコード■として転送する。プリフェッチしようと
するオペランドとＥステージ（７）が書き込み処理を行
おうとするオペランドが一致するときは、オペランドプ
リフェッチはメモリから行わず、バイパスして行なう。

またＶＯ領領域対してはオペランドプリフェッチを遅延
させ、先行命令がすべて完了する萱で待ってオペランド
フェッチを行う。

ＯＦステデー（至）で検出するＥ工Ｔ１１−ｊパスアク
セス例外、アドレス変換例外、オペランドプリフェッチ
に対するブレイクポイントヒツトによるデバッグトラッ
プがある。？コード（財）がデバッグトラップ以外のＥ
工Ｔｉ示しているときはそれを日コードに）に転送し、
オペランドプリフェッチは行わない。Ｆコーｒ１４がデ
バッグトラップを示しているときはそのＦコード■に対
してＳコード（７）を転送し、オペランドフェッチを行
わないと共にデバッグトラップをＣコード■に伝える。

（８，２，８）実行ステージ 実行ステージ（Ｅステージ（至））けＥコード−１Ｓコ
−ｙＨ２人力として動作する。このＥステージ（至）が
命令を実行するステージであり、Ｆステージ■以前にス
テージで行われた処理はすべてにステージ（至）のため
の前姻理である。Ｅステージ（至）でジャンプ命令が実
行されたり、ＰＩＴ処理が起動されたシしたときは、Ｉ
Ｆステデー６１〜Ｆステージ−までの処理はすべて無効
化される。Ｅステージ（至）はマイクロプログラムによ
り制御され、Ｒコード四に示されたマイクロプログラム
のエントリ番地からの一連のマイクロプログラムを実行
することにより命令を実行する。

マイクロＲＯＭの読み出しとマイクロ命令の実行はパイ
プライン化されて行われる。従ってマイクロプログラム
で分岐が起きたときは１マイクロステツプの空きができ
る。また、Ｅステージ（至）はデータ演算部協にあるス
トアバッファを利用して、４バイト以内のオペランドス
トアと次のマイクロ命令実行ケバイブライン処理するこ
ともできる。

Ｅステージ（至）でＩｒ１ｋステージａで行ったレジス
タやメモリに対する書き込み予約をオペランド書き込み
の後、解除する。

また条件分岐命令がＥステージ（至）で分岐を起こした
ときはその条件分岐命令に対する分岐予測が誤っていた
のであるから分岐履歴の書換えを行う。

Ｅステージ（至）で検出されるＥ工Ｔに汀バスアクセス
例外、アドレス変換例外、デバッグトラップ、奇数アド
レスジャンプトラップ、予約機能例外、不正オペランド
列外、予約スタックフォーマット例外、ゼロ除算トラッ
プ、無条件トラップ、条件トラップ、遅延コンテキスト
トラップ、外部割込、遅延割込、リセット割込、システ
ム障害がある。

Ｅステージ（至）で検出されたＥｉＩＴけすべてコニＴ
処理これるがＥステージ以前のＩＦステデー０ｎ−Ｆス
テージ（ロ）の闇で検出されたＲコード脅やＳコード（
至）に反映されているＥ工Ｔは必ずＥ工Ｔ処理されると
は限らない。ＩＦステデー６１〜Ｆステージ（至）の間
で検出したが、先行のジャンプ命令かにステージ（至）
で実行されたなどの原因でＥステージ（至）まで到達し
なかったＦｌｉ　ｒ　Ｔ、’はすべてキャンセルされる
。そのＫＩＴｉ起こした命令はそもそも実行ζｎなかつ
たことになる。

外部割込や遅延割込は防音の切れ目にＥステージ（至）
で直接受は付けられ、マイクロプログラムにより必要な
処理が実行される。その他の各種Ｅ工Ｔも処理はマイク
ロプログラムにより行われる。

（８，８＞各パイプラインステージの状態制御パイプラ
インの各ステージに入力ラッテと出力ラッチを持ち、他
のステージとは独立に動作することを基本とする。各ス
テージｔｒｉ１つ前に行った処理が終わり、その処理結
果を出力ラッチから次のステージの入力ラッチに転送し
、自分のステージの入力ラッチに次の処理に必要な入力
信号がすべてそろえば次の処理？開始する。

つまり、各ステージは、１つ両段のステージから出力さ
れてくる次の処理に対する入力信号がすべて有効となり
、今の処理結果を後段のステージの入力ラッチに転送し
て出力ラッチが空になると次の処理を開始する。

各ステージが動作？開始する１つ前のクロックタイミン
グで入力信号がすべてそろっている必要がある。入力信
号がそろ：つていないと、そのステージは待ち状態（入
力待ち）に、なる。出力ラッチから次のステージの入力
ラッチへの転送を行うときは次のステージの入力ラッチ
が空き状態になっている必要があり、次のステージの入
力ランチが空きでない場合もパイプラインステージは待
ち秋期（出力待ち）になる。必要なメモリアクセス権が
獲得できなかったり、処理しているメモリアクセスにウ
ェイトが挿入されたり、その他のパイプラインコンフリ
クトが生じると、各ステージの処理自体が遅延する。

１４１　　分岐を伴う命令の実行 本発明のデータ処理装置のパイプライン処理における実
行ステージでのジャンプなど別画の移行を伴う命令の実
行を１３１での記述に沿って詳しく説明する。この命令
には飛び先アドレスを任意のアドレッシングモードで指
定するジャンプ命令（、ＴＭＰ命令）、ジャンプ先アド
レスを外部メモリから読み込む必要のあるサブルーチン
リターン命令（ＲＴＢ命令）、プロセッサの状態を変更
する命令（ＬＤＣ命令）が含まれる。

第８ｇ図はＪＭ？命令のビットパターンを示す。

先頭の１ｂｙｔｅで命令の種類が判明し１次の１ｂｙｔ
ｅで命令に使用されているアドレッシングモードの種類
が判明する。この命令では（１，４）で述べた全てのア
ドレッシングモードを使用することが可能であるため、
使用したアドレッシングモード毎に命令長が無なる。飛
び先アドレスの指定が（１，４，１）で述べた基本アド
レッシングモードのうち、レジスタ間接、スタックポツ
プ、スタックブツシュのうちいずれかのモーｒで指定さ
れた場合、命令長４’ｂｙｔｅ、即値、絶対、ｐｃ柑対
間接それぞれのディスプレースメントが１６ｂｉｔであ
った場合、命令長７１４１ｆｌｂｙｔｅ　。

同様にディスプレースメントが８２ｔ）ｉｔであった場
合、命令長は５ｂｙｔｅである。飛び先アドレスが（１
，，４，２）で述べた多段間接モードで指定されている
場合、多段間接参照を何回行うかにより命令長が異なる
。

第８８図ｖｃ、７　Ｍ　Ｐ命令の動作ゲフローチャート
で示す。命令デコード終了後、第８２図−で示したアド
レッシングモードに応じて飛び先アドレスの計算ｆｔＡ
ステージで行い、その計算結果に基づいてＥステージで
ジャンプに％行する。アドレッシングモーＦが多段間接
モーＦであった場合、多段間接が終了するまでアドレス
計算は繰シ返される。

第３４図１／（ＲＴ８命令のビットパターンを示す。こ
の命令は必ず２ｂ）ｒｔｅ命令である。第３５図に命令
の動作全示す。命令デコーＦ後、Ｉ！！ステージでその
ときのスタックトップをフェッチし、その内容が示す飛
び先アドレスヘジャンプする。

第３６図に第１オペランド１ＥａＡで指定するＬＤＣ命
令■、第８７図Ｋ　Ｌ　Ｄ　Ｃ命令■のビットパターン
を示す。これらの命令は直接分岐を行う命令ではないが
、データ処理装置の状態を変化させるため、後続の命令
がパイプライン中に取り体重れ、一部の処理が実行され
ているのを無効にする必要がある。これＩ−ｉ制御レジ
スタを碍き換えることにより、先行処理として実行され
た処理の前提条件が変化する可能性があるからである。

この前提条件にはリング保護の条件や１１０領域の指定
変更などが含まれる。

この命令の実行によってパイプライン処理に支障をきた
す場合の処理をリング保護条件の変化を例にとって説明
する。

７日ｗ２変更するＬＤＣ命令が実行されるとき、続く命
令がリング保ａ例外を起すようなオペランドフェッチ？
伴う命令であった七する。

第２図に示したパイプライン上にＬＤＣ命令が入力され
たとき、実行ステージにＬＤＣ紡令防音すステップコー
ドが進むと同時に：Ｆ’ステーデーに入力された次命令
のステップコードによりオペランドのプリフェッチが開
始される。プリフェッチの開始時点ではＰＳＷ内のリン
グ保護の指定フィールドがリング保１ｇ！をしない状態
であるため、プリフェッチは実行されてしまう。

ＬＤＣ命令の実行が終了するとｐｓｗ内のリング保護の
指定フィールドがリング保ａｔする状態になっているの
で、本来、次の命令のオペランドプリフェッチはエラー
として扱われるべきである。しかし、オペランドプリフ
ェッチの時点でエラーかどうかを判断できないので、こ
のままではエラーは検出されず、不適当なアクセスが実
行されたままになってしまう。そこでＤステージ（至）
でＬＤＣ命令がデコーＶされると、１それ以降の命令の
処理をＩＦステデー（ロ）、Ｄステージ（至）で行わな
いようにすることにより、続く命令に含まれる不適当な
アクセスが行われることはなくなる。さらにＬＤＣ命令
の処理の一部トシて別画レジスタへのデータ転送が終了
後に次の命令へ分岐することにより、パイプラインの初
期化を行う機能を加える。こうすることでＬＤＣ命令正
当に処理することができる。

第３８図［鷹１オペランドをコａＡで指定するＬＤＣ命
令■の動作金示す。命令デコード後。

ンースオペランドのアドレス計算Ｔｈ（ｔ、４）で述べ
たようにＡステージで行い、？ステージでオペランドを
プリフェッチする。これと並行してディスティネーショ
ンアドレスの計算を行う。

フェッチしたオペランドＨｚステージにおｈてＡステー
ジで計算したディスティネーションアドレスに指定され
ているｌ１ｌｄｌｌレジスタへ転送される。転送槽１次
の命令への分岐を実行することによりパイプラインの初
期化を行う。

１５１　ｍに第３９図において、第１オペランドがｌｂ
ｙｔｅｌｐｍであるようなＬＤＣ命令■の動作を示す。

命令デコード後、ンースオペランドとなる即値データを
リテラルとして元ステージに送る。続いてＡステージで
ディスティネーションのアドレス計算を行い、指定され
たアドレスが示す制御レジスタに、先に送っておいた即
値が転送される。転送後、次の命令への分岐全実行する
ことによりパイプラインの初期化を行う。

ａ１図に本発明によるデータ処理装置ＩＦステージとＤ
ステージのブロック図を示す。

図中…は命令キュー、（２！は命令フェッチ用プログラ
ムカウンタ％（３１はＩＩＦステージ制御回路、１４１
は命令デコーダ、　、６１はＤステージ別個回路、（６
１は工Ｆステージ停止信号、（７）はＥステージによる
パイプライン初期化信号、（８）はデコード停止命令検
出信号、（９）は命令終了信号、１１０＋はアクセス要
求信号である。

命令フェッチステージ（工ＦステージＣ１１））から命
令キューＩｌｌ　５１：介して命令デコードステージ（
Ｄステージ（至））の命令デコーダ１４＋に分岐やジャ
ンプを伴う命令が送られて、デコーＶの結果、Ｅステー
ジで分岐やジャンプをする命令であることが判明したな
らば、命令デコーダからＤステージ制−回路＋６１ヘデ
コ一ド停止命令検出信号（８）が送られ、命令全体が完
全に命令デコーダ１４）に取り込まれたことを命令終了
信号（９）により確認して、ＤステージからＩＰステデ
ーに命令フェッチのアクセス＊求ｔａｐ止める事ｒ示す
ＩＰステデー停止信号（６１ケ送る。さらにＤステージ
自身も分岐やジャンプを伴う命令のステップコードｔ−
Ａステージへ送った後、動作を停止する。これらの命令
では飛び先アドレス１ｋ（１゜鴫、２）で述べた多段間
接アドレッシングモードによって指定される可能性があ
るため、命令全体が完全に命令デコーダ＋４１に取り込
まれたこ七を確認するまで工１ステージの命令プリフェ
ッチは停止させることはできない。命令プリフェッチＶ
ｉｅ令フエツチ用プログラムカウンタ（２１の示スアド
レスのメモリをアクセスするため、工Ｆスデージｌ１１
ｍ回路１３１からアクセス要求信号（１０）が出力され
る。デコーＦの結果、Ｚステージでの分岐やジャンプを
含む命令が多段間接アドレッシングモードを使用するこ
とが判明したならば、Ｄステージ１ｌｌａｌ路１）はデ
コード停止命令検出信号（８）に加えて多段間接アドレ
ッシングモード指定の最終部分であることを命令終了信
号（９）により確認して工Ｆステージ停止信号（６１ヲ
出力する。

２段の多段間接参照セードを使用するＪｕｐ命令の例？
第４０図に示し、これにつｈて具体的に説明する。礪４
０図でＦｉ、ＴＭＰ拵令Ｉ−ｉ飛び先アドレスを２段の
多段間接参照で指定している。２段目の多段間接では拡
張部として１６ｔ）ｉｔのディスプレースメントを持つ
。この命令がフェッチされ、最初の２ｂｙｔｅ　　がＤ
ステージでデコードされると、Ｅステージ分岐命令検出
信号（８１が出力されＥステージでジャンプする命令で
あることが判明する。アドレッシングのモードの指定【
より多段間接参照であることが判明するので、Ｄステー
ジは次の２ｂｙｔｅ　ｆ命令キ子−から入力する。計算
はＡステージで行われるため、デコーＦ結果ｉＤステー
ジからＡステージ【送る。この２ｂｙｔｅでは多段間接
参照は終了していないので、新らた【命令キューから５
ｂｙｔｅを入力する。このｇｂｙｔｅデコーＦして１段
目と同様の処理をする。念だし、２段目のデコードによ
り多段間接参照が終了することと１６ｔ）ｉｔのディス
プレイスメント會とることが判明する。Ｄステージはデ
ィスプレースメントを入力するために次のｉ’ｂｙｔｅ
を命令キューか入力し、入力を確認して結合終了信号（
９）を出力する。先［１ステ一ジ分岐命令検出信号１８
）が検出されているので、Ｄステージは命令終了信号（
９）によりエフステージ停止信号（６）ｒ出力する。

これ以降、エフステージは命令のプリフェッチを停止し
、ＤステージもディスプレースメントをＡステージへ送
った後は動作を停止する。

これにより分岐を伴う命令に続く命令はＤステージで処
理されることはなく、エフステージとＤステージは分岐
やジャンプの実行によってパイプライン機構が初期化さ
れるまで、すなわち鷺ステージによるパイプライン初期
化信号＋７１が有効になるまで停止し、分岐やジャンプ
を伴う命令以降に含まれる無駄なアクセス要求は出され
なくなる。

本発明のデータ処理装置で分岐やジャンプ命令がフェッ
チされ、実行される様子を外部パスの動作を含めた形で
第３図に示す。

第３図では命令３がジャンプ命令である。命令３がＤス
テージでデコードされるとそれに続く命令のプリフェッ
チ、デコード処理は行われない。命令３がＥステージで
実行されると、新たに命令７がエフステージ（至）から
処理される。

命令３がＥステージ（２）で実行されるまでにジャンプ
により無駄となるアク：セスは実行されない。

命令７の処理再開時は命令３の実行終了時にジャンプ先
である命令７が格納されているアドレスがエフステージ
Ｃ３ｐに送られ、それと同時に停止しているエフステー
ジ、Ｄステージの動作を再開する信号を送る。Ａステー
ジ、？ステ、−ジ汀ステップコーＦが入力されない状態
で停止しているため、エフステージは送られたアドレス
に対する命令フェッチを開始し、それ以降パイプライン
は通常通りの動作を再開する口〔発明の効果〕 以上のように、この発明によれば命令パイプライン処理
を行うデータ処理装置において、必ず実行ステージで分
岐やジャンプを起す命令やプロセッサの状ＷＩ４″ｆ：
命令が入力された後、無駄になる命令フェッチ、デコー
ドを行わない。それによって、外部パスを有効に利用し
、効率のよい処理を実行することができる。

【図面の簡単な説明】

第１図は、この発明の一実施例のデータ処理装置におけ
る命令フェッチステージと命令デコードステージの構成
を示すブロック図である。 第２図は本発明のデータ処理装置におけるパイプライン
処理機構の例を示す図、第８図は本発明のパイプライン
機構でのジャンプ命令を含むプログラムでの命令実行概
念図。第令図は本発明のデータ処理装置における命令フ
ォーマットの記述例を示す図、第５図は、メモリーレジ
スタ間演算命令のフォーマットを示す図、第６図はレジ
スターレジスタ間演算命令のフォーマットを示す図、第
７図はリテラル−メモリ間演算命令のフォーマットを示
す図、第８図は即（［−メモリ間演算命令のフォーマッ
トを示す図、第９図はｌオペランド防音の一膜形フオー
マット？示す図、４１０図は２オペランド命令で第一オ
ペランドがメモリ続出しを必要とする命令のフォーマツ
）を示す図、第１１図は８オペランド命令で第一オペラ
ンドが８ｂｉｔ卸値の命令フォーマットを示す図、第１
２図Ｖｉ２オペランド命令での男−オペランドがアドレ
ス計算のみの命令の７オマツトを示す図、第１３図はシ
ョートブランチ結合のフォーマットを示す図、第１４図
はレジスタ１１接モードを示す図、第１５図はレジスタ
間接モードを示す図、第１６図はレジスタ相対間接モー
ド金示す図、第１７図は即値モー）″を示す図、第１８
図は絶対モードを示す図、第１９図はＰＣ相対間接モー
ドを示す図、第２０図はスタックポツプモード全示す図
、第２１図はスタックブツシュモード？示す図、第２２
図はレジスタベース多段間接モードを示す図、第２３図
はＰＯペース多段間接モー＃：を示す図、第２４図は絶
対ベース多段間接モーｖ２示す図、第２５図は拡張する
多段間接モードを示す図、第Ｂ６図は多段間接モードが
継続する場合のビットパターンを示す図、第２７図は多
段間接モード終了する場合のビットパターン２示す図、
第ｇ８図は本発明のデータ処ｆ＃Ｉ装置のブロック図、
第２９図は本発明のデータ処理装置の基本的命令フォー
マットをホ丁図、第８０図は従来のデータ処理装置にお
けるパイプライン処理機構の例を示す図、第８１図は従
来のパイプライン機構でのジャンプ命令を含むプログラ
ムでの命令実行概念図、第８ｇ図は本発明におけるジャ
ンプ命令のビットパターンを示す図、第８８図はジャン
プ命令の動作を示す７０−チャート、第８４図は本発明
におけるサブルーチンリターン命令のビットパターンケ
示す図、第３５図はサブルーチンリターン命令の動作を
示すフローチャ・−ト、第３６図は本発明における第一
オペランドを一膜形アドレッシングモードで指定する制
御レジスタロード命令のビットパターンを示す図、第８
７図は本発明における第一オペランドが８ｂｉｔ即値の
！′ｌＩａレジスタロード命令のビットパターンを示す
図、第３８図は第一オペランドを一膜形アドレッシング
モードで指定する制御レジスタロード命令の動作を示す
フローチャート、第８９・図は第一オペランドが８１）
ｉｔ即値の制御レジスタロード命令の動作１に示すフロ
ーチャート、第４０図は本発明における８段の多段間接
参照モードを使用するジ様グαグラムカクンタ、　＋３
１は工Ｆステージ制御回路、１４１は命令デコーダ、・
５１はＤステージ制副回路、（Ｂ）は工？ステージ停止
信号、（７）はＥステージによるパイプライン初期化信
号、（８１はデコード停止命令検出信号、（９）は命令
終了信号、　Ｈｏｔｄ７クセス要求信号、Ｃ１１）は命
令フェッチステージ、Ｃ（３は命令デコードステージ、
ｇ３はオペランドアドレス計算ステージ、鱒はオペラン
ドフェッチステージ、Ｇ３５は命令実行ステージ、（至
）はＲステージ、＠はＯＦステデー、＠ババスインター
フェイス回路、（６）はＤコード、＠２はＡコード、−
はＲコード、１４はＦコーＦ％■はＥコード、■は８コ
ーＦ、１５＋１は合金フェッチ部、　、−１２１は命令
デコード部、嗜はＰＣ計算部、胸はオペランドアドレス
計算部、暢はマイクＣｌＲＯＭ部、−夕処理装置におけ
る命令フェッチステージ、鉤は従来のデータ処理装置に
おける命令デコードステージ、關は従来のデータ処理装
置におけるオペランドアドレス計算ステージ、８１；ｌ
：従来のデータ処理装置におけるオペランドフェッチス
テージ、鴫は従来のデータ処ｆ！＃装置における命令実
行ステージ、田は従来のデータ処理装置におけるパスイ
ンターフェイス回路である。

Claims (2)

【特許請求の範囲】
1. （１）命令のフェッチやデータの入出力を行う外部バス
   制御機構を備え、 命令のデコードを行う第一のステージと、命令の実行を
   行う第二のステージとを含む複数のステージで命令をパ
   イプライン処理し、 ジャンプ命令を前記第一のステージで処理したのち命令
   のフェッチまたは命令のデコードまたはその両方を一時
   停止させる停止処理を行い、前記ジャンプ命令を前記第
   二のステージで処理したとき前記ジャンプ命令で指定す
   るアドレスの命令にジャンプして前記パイプライン処理
   を再開することを特徴とするデータ処理装置。
2. （２）命令のフェッチやデータの入出力を行う外部バス
   制御機構を備え、 命令のデコードを行う第一のステージと、命令の実行を
   行う第二のステージとを含む複数のステージで命令をパ
   イプライン処理し、 プロセッサステータス変更命令を前記第一のステージで
   処理したのち命令のフェッチまたは命令のデコードまた
   はその両方を一時停止させる停止処理を行い、前記プロ
   セッサステータス変更命令を前記第二のステージで処理
   したとき前記プロセッサステータス変更命令の命令アド
   レスに引き続く命令アドレスにある命令から前記パイプ
   ライン処理を再開させることを特徴とするデータ処理装
   置。