JPS61287328A

JPS61287328A - Ａｄ変換回路

Info

Publication number: JPS61287328A
Application number: JP12805785A
Authority: JP
Inventors: Takatoshi Ishii; 石井　孝寿
Original assignee: ASCII Corp
Current assignee: ASCII Corp
Priority date: 1985-06-14
Filing date: 1985-06-14
Publication date: 1986-12-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、アナログ信号をデジタル信号に変換するＡＤ
変換回路に関する。

［従来の技術］ＡＤ変換回路は、アナログ信号をデジタル信号に変換す
るものであり、その回路構成は、従来から種々のものが
存在する。

また、画像情報をＡＤ変換したものを表示メモリに取込
み、この取込んだデジタルデータを修正して画像作成す
る方法も１種々のものが存在つりある。この場合、汎用
性の点からは低価格のＡＤ変換回路が必要となる。

ところで、画像情報を取込む場合におけるＡＤ変換回路
は、分解能等の現実の要請からすると、５ビツトを出力
するものが望ましい、しかし、５ビツト出力のＡＤ変換
回路は、４ビツト出力のそれと比較すると、非常に高価
であるという聞届がある。高価である理由は、次の通り
である。

第４図は、従来のＡＤ変換回路であって、２ビツト出力
の場合の一例を示す回路図である。この２ビツト出力の
ＡＤ変換回路１０は、３つのアナログ比較回路ＡＣＰＩ
〜ＡＣＰ３と、４つの分割抵抗Ｒ１〜Ｒ４とで構成され
る。そして、アナログ比較回路ＡＣＰＩ〜３の出力信号
がエンコーダ１１によってコード化され、このコード化
データがラッチｌｌａにラッチされる。１第５図は、上記エンコーダ１１の入力対出力の関係を示
す図表である。

また、４ビツト出力のＡＤ変換回路は、１５個のアナロ
グ比較回路と１６個の分割抵抗とで構成される。ところ
が、５ビツト出力のＡＤ変換回路は、３１個のアナログ
比較回路と３２個の分割抵抗とを必要とする。

このように５ビツト出力のＡＤ変換回路の場合は、分割
抵抗およびアナログ比較回路の数が急激に増加するとと
もに、分割抵抗の精度とアナログ比較回路の感度とは、
非常に高いものが要求される。感度が高くなれば、ノイ
ズの混入、発生が許されなくなり、相応の対策を行なう
ことが必要になる。また、エンコーダの入力が３１本に
なるので、エンコーダのゲート数が多くなる。これらの
事情から、５ビツト出力のＡＤコンバータは、非常に高
価なものとなる。

［発明の目的］本発明は、上記従来の聞届点に着目してなされたもので
、安価なＡＤ変換回路を提供することを目的とするもの
である。

［発明のＪ！要］本発明は、ＡＤ変換回路を安価にするために、基準電圧
に基づいて、アナログ信号をデジタル信号に変換する信
号変換回路を設け、上記基準電圧全体を周期的に変動さ
せ、その信号変換回路の１つ前の出力信号を出力バッフ
ァが保持し、信号変換回路の出力信号と、その１つ前の
出力信号とを加算回路が加算するものである。

［発明の実施例］第１図は、本発明の一実施例を示すブロック図である。

ＡＤ変換回路ｌＯＯは、信号変換回路２０と、基準１耽
圧変動回路３０と、バッファ４０と、加算回路５０とを
有する。

信号変換回路２０は、基準電圧に基づいて、アナログ入
力信号を、所定ビット数のデジタル信号に変換する回路
である。この信号変換回路２０の詳細を第２図に示しで
ある。

基準電圧変動回路３０は、信号変換回路２０の基準電圧
全体を、そのサンプリング毎に変動させる回路である。

バッファ４０は、信号変換回路２０における１つ前の出
力信号を取込むバッファである。

加算回路５０は、信号変換回路２０の出力信号と、バッ
ファ４０の出力信号とを加算して、信号変換回路２０の
出力ビツト数よりも１ビット多い信号を出力する回路で
ある。

第２図は、ＡＤ変換回路１００をより具体的に示す回路
図である。

信号変換回路２０は、アナログ入力信号に基づいて、４
ビツトのデジタルデータを出力するものであり、４ビツ
ト出力の従来のＡＤ変換回路と同様のものである。また
、信号変換回路２０は、基準電圧に基づいて、間隔の等
しい１６個の電圧を得るために、抵抗Ｒ１〜Ｒ１６（そ
れぞれ等しい抵抗値ｒを有する抵抗）が直列に接続され
ている。基準電圧を分割した電圧と、アナログ入力信号
とを比較するアナログ比較回路ＡＣＰＩ〜ＡＣＰ１５が
設けられ、これら各アナログ比較回路ＡＣＦＩ〜ＡＣＰ
Ｌ５の出力信号に基づいて、４ビツトの出力Ｄｏ−０３
を発生するエンコーダ２１が設けられている。また、エ
ンコーダ２１の出力データは、ラッチ２１ａによってラ
ックされる。

なお、符号ＶＲＩは、基や電圧を調整する可変抵抗であ
る。

）＆準電圧変動回路３０は、抵抗Ｒ１〜Ｒ１６の直列回
路と直列に接続された抵抗ＲＯと、可変抵抗ＶＲ２と、
局分周器２１とを有するものである。抵抗ＲＯは、抵抗
値ｒの約半分の値を有するものであり、郊分周器３１は
１画像取込み装置１から送られるストローブパルスの周
波数を繕に分周し、約５０％パルス幅の信号を出力する
ものである。

なお、ＡＤ変換回路１００の出力信号である画像データ
を取込む画像データ取込み装置ｌが設けられ、この画像
データ取込み装置ｉからの信号が表示メモリ２および表
示装置３に送られている。

次に、上記実施例の動作について説明する。

第３図は、ＡＤ変換回路１００における動作例を示すも
のであり、そのアナログ入力、デジタル出力の対応を示
す図表である。

上記実施例において、第３図に示すアナログ入力信号が
ＡＤ変換回路】、００に送られたとする。

この場合、まず、時刻Ｌ１において、郊分周器３１から
「１」の信号が送られてきており、このために、抵抗Ｒ
Ｏの両端には電圧が発生している。

したがって、第３図に示す「基準電圧を変換した後のス
ケール」によって、信号変換回路２ｏが出力される。つ
まり、上記例においては、時刻ｔ１のときに「６」が出
力される。この信号変換回路２０の出力はバッファ４０
に取込まれる。

次のタイミング（時刻ｔ２）において１％分周器３１か
らｒＯＪの信号が送られ、このために、抵抗ＲＯの両端
には電圧が発生せず、この場合、第３図における「基準
電圧を変化する前のスケール」によってアナログ入力信
号が変換される、この場合、信号変換回路２０の出力は
「６」となる。

ここで、時刻ｔ２における信号変換回路２ｏの出力値「
６」と、バッファ４ｏの出力値「６」とが、加算回路５
０によって加算される。この結果、加算回路５０の出力
値は「１２」となる、この加算回路５０の出力がＡＤ変
換回路１００の出力となる。また、この加算が終了した
後に、画像データ取込み装置１からバッファ４０にスト
ローブパルスが加えられ、そのときの信号変換回路２０
の出力データがバッファ４ｏに取込まれる。

次の時刻ｔ３において、分周器３１からｒｌＪの信号が
送られ、このために、抵抗ＲＯの両端に電圧が発生する
。そして、そのときのアナログ入力信号を、「基準電圧
を変換した後のスケール」によって変換する。したがっ
てこのときには、信号変換回路２０からは「５」が出力
される。そして、この信号変換回路２０の出力値である
「５」と、バッファ４０の出力値「６」とが、加算回路
５０で加算され、「１１」が出力される。そして、スト
ローブパルスを受けてバッフγ４ｏは、そのときの信号
変換回路２０の出力値「５」を取込む。

このようにして、信号変換回路２ｏにおける基準電圧を
サンプリング毎に変化させて、信号変換回路２０でデジ
タル値に変換し、そのサンプリングの度に、信号変換回
路２０の出力とバッファ４０の出力とを加算回路５０で
加算し、その直後にバッファ４０が信号変換回路２０の
出力値を取込む、この一連の動作を順次繰返す。

これによって、第３図に示すように、加算回路５０の出
力値は、信号変換回路２０の出力値よりも１ビット多い
データとなる。

また、基準電圧変動回路３０における基準電圧変動の周
期は、信号変換回路２０におけるサンプル取込み周期の
２倍である。

なお、信号変換回路２０としては、４ビツト出力以外の
ビット数のものを使用してもよい、また、上記実施例に
おいては、画像データの取込み装２１１に、ＡＤ変換回
路１００を接続しているが、画像データ取込み以外の用
途に使用することができる。

［発明の効果］本発明によれば、安価なＡＤ変換回路を得ることができ
るという効果を有するものである。

【図面の簡単な説明】

第１図は１本発明の一実施例を示すブロック図である。第２図は、上記実施例の要部をより具体的に示すブロー
、り図である。第３図は、上記実施例に使用するＡＤ変換回路における
アナログ入力、データ出力の対応を示す図表である。第４図は、従来におけるＡＤ変換回路の一例を示す回路
図である。第５図は、上記従来例におけるＡＤ変換回路の入力およ
び出力の関係を示す図表である。２０・・・信号変換回路、３０・・・基準電圧変動回路、４０・・・バッファ。５０・・・加算回路、１００・・・ＡＤ変換回路。第３図苓第４図第５図手続補正書１、事件の表示昭和６０年特許願第１２８．０５７号２）発明の名称ＡＤ変換回路３、補正をする者名　称　　　　株式会社　アスキー代表者　郡司　明部４、代理人５、補正命令の日付　　　　自発補正６、補正により増加する発明の数７、補正の対象明細書の特許請求の範囲の欄および発明の詳細な説明の
欄８、補正の内容（１）明細書第１０頁第１５行と第１６行との間に以下
の文章を加入します。「　また１本発明は、基準電圧に基づいて、アナログ入
力信号を、所定ビット数のデジタル信号に変換する信号
変換手段と、この信号変換手段の前記基準電圧を、その
サンプリング毎に変動させる基準電圧変動手段との２つ
の手段のみを有するものであってもよい、この場合、上
記信号変換手段の出力データの連続する２つのデータを
加算する手段は、遅れて実行してもよく、また、別の装
置において実行してもよい。なお、１／２分周器３１が「１」を出力したときに、抵
抗Ｒ１の両端電圧の１／２の電圧が、抵抗ＲＯの両端に
発生するように、抵抗ＶＲ２の値が設定されている。」（２）特許請求の範囲を別紙のとおり補正します。２）特許請求の範囲（１）基準電圧に基づいて、アナログ入力信号を、所定
ビット数のデジタル信号に変換する信号変換手段と：この信号変換手段の前記基準電圧を、そのサンプリング
毎に変動させる基準電圧変動手段と；前記信号変換手段
の出力信号をサンプリングする毎に取込み保持するバッ
ファ手段と：前記信号変換手段の出力データの連続する
２つのデータを加算する加算回路と；を有し、前記所定ビット数よりも１ビット多いデジタル
信号を出力することを特徴とするＡＤ変換回路。（２）特許請求の範囲第１項において、前記基準電圧変
動手段による変動量は、前記信号変換手段における最小
検出電圧の約半分であることを特徴とするＡＤ変換回路
。（３）特許請求の範囲第１項において、前記基準電圧変
動手段における基準電圧変動の周期は、前記信号変換手
段におけるサンプル取込み周期の２倍であることを特徴
とするＡＤ変換回路。有　ること　特　と　るＡＤ　　　回路。

Claims

【特許請求の範囲】

（１）基準電圧に基づいて、アナログ入力信号を、所定
ビット数のデジタル信号に変換する信号変換手段と；この信号変換手段の前記基準電圧を、そのサンプリング
毎に変動させる基準電圧変動手段と；前記信号変換手段
の出力信号をサンプリングする毎に取込み保持するバッ
ファ手段と；前記信号変換手段の出力データの連続する２つのデータ
を加算する加算回路と；を有し、前記所定ビット数よりも１ビット多いデジタル
信号を出力することを特徴とするＡＤ変換回路。
（２）特許請求の範囲第１項において、前記基準電圧変動手段による変動量は、前記信号変換手
段における最小検出電圧の約半分であることを特徴とす
るＡＤ変換回路。
（３）特許請求の範囲第１項において、前記基準電圧変動手段における基準電圧変動の周期は、
前記信号変換手段におけるサンプル取込み周期の２倍で
あることを特徴とするＡＤ変換回路。