JPS61294852A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS61294852A JPS61294852A JP60135582A JP13558285A JPS61294852A JP S61294852 A JPS61294852 A JP S61294852A JP 60135582 A JP60135582 A JP 60135582A JP 13558285 A JP13558285 A JP 13558285A JP S61294852 A JPS61294852 A JP S61294852A
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- JP
- Japan
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- type
- region
- bipolar transistor
- latch
- integrated circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に関し、特にラッチ・アップを生じ難
い集積回路の構造に関する。
い集積回路の構造に関する。
バイポーラ型集積回路およびＣＭＯ８型集積画集積回路
ＮＰＮＰ構造、あるいはＰＮＰＮ構造を有することから
、原理的にラッチ・アップを引起す可能性がある。
ＮＰＮＰ構造、あるいはＰＮＰＮ構造を有することから
、原理的にラッチ・アップを引起す可能性がある。
従来、集積回路のラッチ・アップの発生を防止するため
には（１）寄生バイポーラ・トランジスタの電流増幅率
を小さくすること、（２）寄生バイポーラ・トランジス
タが動作しないようにベース・エミ。
には（１）寄生バイポーラ・トランジスタの電流増幅率
を小さくすること、（２）寄生バイポーラ・トランジス
タが動作しないようにベース・エミ。
り間の抵抗分を小さくすること、（３）集積回路をＮＰ
ＮＰあるいはＰＮＰＮの４層構造を持たない構造とする
こと、０３種類の対策がとられている。
ＮＰあるいはＰＮＰＮの４層構造を持たない構造とする
こと、０３種類の対策がとられている。
（１）の対策として従来の集積回路では、寄生バイポー
ラ・トランジスタのコレクタとエミッタ間の距離を大き
くして、実効ベース幅を長くして電流増幅率を小さくす
るという方法がある。しかし、横方向の距離を大きくと
ることには、集積度を高めることができないという欠点
がある。また、縦方向の距離を大きくとることは、各回
路要素の浮遊容量を増加させ高速動作を妨げることおよ
び、縦方向の距離の増大に伴なう横方向の距離の増加（
たとえば深い拡散層の形成に伴なう拡散不純物の横への
ひろがり）によシ集積度を高めることが困難であるとい
う欠点がある。
ラ・トランジスタのコレクタとエミッタ間の距離を大き
くして、実効ベース幅を長くして電流増幅率を小さくす
るという方法がある。しかし、横方向の距離を大きくと
ることには、集積度を高めることができないという欠点
がある。また、縦方向の距離を大きくとることは、各回
路要素の浮遊容量を増加させ高速動作を妨げることおよ
び、縦方向の距離の増大に伴なう横方向の距離の増加（
たとえば深い拡散層の形成に伴なう拡散不純物の横への
ひろがり）によシ集積度を高めることが困難であるとい
う欠点がある。
（２）の対策として従来の集積回路では、寄生バイボー
２・トランジスタのペース・エミッタ間に相当する部分
の拡散層の抵抗を下げるという方法があるが、浮遊容量
の増加による動作速度の低下、および接合耐圧の低下と
いう欠点がある。また、寄生バイポーラ・トランジスタ
のベース領域ト、接地電位や電源電位の配線との接続を
多数設けるという方法もあるが、高集積化を妨けるとい
う欠点がある。
２・トランジスタのペース・エミッタ間に相当する部分
の拡散層の抵抗を下げるという方法があるが、浮遊容量
の増加による動作速度の低下、および接合耐圧の低下と
いう欠点がある。また、寄生バイポーラ・トランジスタ
のベース領域ト、接地電位や電源電位の配線との接続を
多数設けるという方法もあるが、高集積化を妨けるとい
う欠点がある。
（３）の対策として従来の集積回路では、絶縁物で囲ま
れた領域へ半導体層を形成し、各半導体層の内部にＰＮ
ＰＮあるいはＮＰＮＰ構造となりえない構造の素子を形
成するという方法、例えばサファイヤ上のシリコン層に
半導体素子を形成する方法があるが、半導体層の結晶品
買および半導体層と絶縁層の界面の特性が劣るため集積
回路の信頼性が劣るという欠点がある。
れた領域へ半導体層を形成し、各半導体層の内部にＰＮ
ＰＮあるいはＮＰＮＰ構造となりえない構造の素子を形
成するという方法、例えばサファイヤ上のシリコン層に
半導体素子を形成する方法があるが、半導体層の結晶品
買および半導体層と絶縁層の界面の特性が劣るため集積
回路の信頼性が劣るという欠点がある。
本発明の目的は上記欠点を除去し、集積度を低下させる
ことなくラッチ・アップの発生を防止した集積回路を提
供することにある。
ことなくラッチ・アップの発生を防止した集積回路を提
供することにある。
本発明の集積回路は、分離された２つの一導電型半導体
領域に接した逆導電型半導体領域を複数個有する集積回
路であって、逆導電型半導体領域に接して形成されたラ
ッチ・アップ防止用の酸化シリコン埋込み領域を１個以
上有する構造となっている。
領域に接した逆導電型半導体領域を複数個有する集積回
路であって、逆導電型半導体領域に接して形成されたラ
ッチ・アップ防止用の酸化シリコン埋込み領域を１個以
上有する構造となっている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の断面図である。
この実施例は本発明をバイポーラ型集積回路へ適用した
例であって、Ｐ型半導体基板１０上にはＮ十型埋込み領
域９、酸化シリコン埋込み領域１及びコレクタを形成す
るＮ型エピタキシアル層２が形成されており、このＮ型
エピタキシアル層２上にはＰ型ベース拡散層５とＮ型エ
ミッタ拡散層６とが形成されている。尚、第１図におい
て７はＰ型絶縁拡散層、８はＮ＋型コンタクト拡散層、
１１は絶縁酸化膜である。
例であって、Ｐ型半導体基板１０上にはＮ十型埋込み領
域９、酸化シリコン埋込み領域１及びコレクタを形成す
るＮ型エピタキシアル層２が形成されており、このＮ型
エピタキシアル層２上にはＰ型ベース拡散層５とＮ型エ
ミッタ拡散層６とが形成されている。尚、第１図におい
て７はＰ型絶縁拡散層、８はＮ＋型コンタクト拡散層、
１１は絶縁酸化膜である。
このように構成されたバイポーラ型集積回路においては
、バイポーラトランジスタのＰ型ベース拡散層５とＮ型
エピタキシアル層２及びＰ型半導体基板１０とにより寄
生のＰＮＰ型バイポーラトランジスタが形成される。し
かしながら、寄生のＰＮＰ型バイポーラトランジスタの
ベース領域であるＮ型エピタキシアル層２は酸化シリコ
ン埋込み領域１と接しているため、その界面には界面率
゛ 位が多数形成される。従って、この界面準位により
寄生バイポーラトランジスタの電流増幅率は小さくなり
、ラッチ・アップの発生は防止される。
、バイポーラトランジスタのＰ型ベース拡散層５とＮ型
エピタキシアル層２及びＰ型半導体基板１０とにより寄
生のＰＮＰ型バイポーラトランジスタが形成される。し
かしながら、寄生のＰＮＰ型バイポーラトランジスタの
ベース領域であるＮ型エピタキシアル層２は酸化シリコ
ン埋込み領域１と接しているため、その界面には界面率
゛ 位が多数形成される。従って、この界面準位により
寄生バイポーラトランジスタの電流増幅率は小さくなり
、ラッチ・アップの発生は防止される。
第２図は本発明の第２の実施例の断面図である。
この実施例は本発明をＣＭＯ８型Ｏ８回路へ適用した例
であってＮ型半導体基板１７上には酸化シリコン埋込み
領域１とＰ型ウェル領域３とが形成されており、このＰ
型ウェル領域３上にはガードリング拡散層１２、Ｐ 型
コンタクト拡散層１３及びＮチャンネルＭＯＳトランジ
スタを構成するＮ型ソース・ドレイン領域１５が形成さ
れている。
であってＮ型半導体基板１７上には酸化シリコン埋込み
領域１とＰ型ウェル領域３とが形成されており、このＰ
型ウェル領域３上にはガードリング拡散層１２、Ｐ 型
コンタクト拡散層１３及びＮチャンネルＭＯＳトランジ
スタを構成するＮ型ソース・ドレイン領域１５が形成さ
れている。
そして、Ｎ型半導体基板１７表面にはＮ 型コンタクト
拡散層１４及びＰチャンネルＭＯ８）ランジスタを構成
するＰ型ソース・ドレイン領域１６が形成されている。
拡散層１４及びＰチャンネルＭＯ８）ランジスタを構成
するＰ型ソース・ドレイン領域１６が形成されている。
このように構成されたＣＭＯ８型Ｏ８回路においては、
Ｎ型ソース・ドレイン領域１５とＰ型ウェル領域３及び
Ｎ型半導体基板１７とからなる寄生ＮＰＮ型バイポーラ
トランジスタと、Ｐ型ソース・ドレイン領域１６とＮ型
半導体基板１７及びＰ型ウェル領域３とからなる寄生Ｐ
ＮＰ型バイポーラトランジスタが形成される。しかしな
がら、これらの寄生バイポーラトランジスタのベース領
域は、いずれも酸化シリコン埋込み領域１と接している
ため、第１図の場合と同様に、その界面に形成された多
数の界面準位によりラッチ・アップの発生は防止される
。
Ｎ型ソース・ドレイン領域１５とＰ型ウェル領域３及び
Ｎ型半導体基板１７とからなる寄生ＮＰＮ型バイポーラ
トランジスタと、Ｐ型ソース・ドレイン領域１６とＮ型
半導体基板１７及びＰ型ウェル領域３とからなる寄生Ｐ
ＮＰ型バイポーラトランジスタが形成される。しかしな
がら、これらの寄生バイポーラトランジスタのベース領
域は、いずれも酸化シリコン埋込み領域１と接している
ため、第１図の場合と同様に、その界面に形成された多
数の界面準位によりラッチ・アップの発生は防止される
。
以上説明したように本発明によれば、寄生バイポーラ・
トランジスタが形成された場合そのベース領域となるべ
き領域に接して酸化シリコンの埋込領域を設けることに
より、ラッチ・アップの発生を防止した集積度の高い集
積回路が得られるのでその効果は太きい。
トランジスタが形成された場合そのベース領域となるべ
き領域に接して酸化シリコンの埋込領域を設けることに
より、ラッチ・アップの発生を防止した集積度の高い集
積回路が得られるのでその効果は太きい。
第１図は本発明の第１の実施例の断面図、第２図は本発
明の第２の実施例の断面図である。 １・・・・・・酸化シリコン埋込み領域、２・・・・・
・Ｎ型エピタキシアル層、３・・・・・・Ｐ型ウェル領
域、５・・・・・・Ｐ型ベース拡散層、６・・・・・・
Ｎ型エミッタ拡散層、７・・・・・・Ｐ型絶縁拡散層、
８・・・・・・Ｎ 型コンタクト拡散層、９・・・・・
・Ｎ 型埋込み領域、１０・・・・・・Ｎ型半導体基板
、１１・・・・・・絶縁酸化膜、１２・・・・・・ガー
ドリング拡散層、１３・・・・・・Ｐ 型コンタクト拡
散層、１４・・・・・−Ｎ 型コンタクト拡散層、１５
・・・・・・Ｎ型ソース・ドレイン領域、１６・・・・
・・Ｐ型ソース・ドレイン領域、１７・・・・・・Ｎ型
半導体基板。 ！ 二 酸化シリコンメ里込ｊｆ９ｉ滴３゛Ｐタウエル
傾成 １！；：Ｎ”ｌソース ト°しイン平口或ｌに、Ｐ望ソ
ース ドレイシ傾請 第２図
明の第２の実施例の断面図である。 １・・・・・・酸化シリコン埋込み領域、２・・・・・
・Ｎ型エピタキシアル層、３・・・・・・Ｐ型ウェル領
域、５・・・・・・Ｐ型ベース拡散層、６・・・・・・
Ｎ型エミッタ拡散層、７・・・・・・Ｐ型絶縁拡散層、
８・・・・・・Ｎ 型コンタクト拡散層、９・・・・・
・Ｎ 型埋込み領域、１０・・・・・・Ｎ型半導体基板
、１１・・・・・・絶縁酸化膜、１２・・・・・・ガー
ドリング拡散層、１３・・・・・・Ｐ 型コンタクト拡
散層、１４・・・・・−Ｎ 型コンタクト拡散層、１５
・・・・・・Ｎ型ソース・ドレイン領域、１６・・・・
・・Ｐ型ソース・ドレイン領域、１７・・・・・・Ｎ型
半導体基板。 ！ 二 酸化シリコンメ里込ｊｆ９ｉ滴３゛Ｐタウエル
傾成 １！；：Ｎ”ｌソース ト°しイン平口或ｌに、Ｐ望ソ
ース ドレイシ傾請 第２図
Claims (1)
- 分離された２つの一導電型半導体領域に接した逆導電型
半導体領域を複数個有する集積回路において、前記逆導
電型半導体領域に接して形成されたラッチ・アップ防止
用の酸化シリコン埋込み領域を１個以上有することを特
徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60135582A JPS61294852A (ja) | 1985-06-21 | 1985-06-21 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60135582A JPS61294852A (ja) | 1985-06-21 | 1985-06-21 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61294852A true JPS61294852A (ja) | 1986-12-25 |
Family
ID=15155187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60135582A Pending JPS61294852A (ja) | 1985-06-21 | 1985-06-21 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61294852A (ja) |
-
1985
- 1985-06-21 JP JP60135582A patent/JPS61294852A/ja active Pending
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