JPS6129558B2 - - Google Patents
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- Publication number
- JPS6129558B2 JPS6129558B2 JP52146273A JP14627377A JPS6129558B2 JP S6129558 B2 JPS6129558 B2 JP S6129558B2 JP 52146273 A JP52146273 A JP 52146273A JP 14627377 A JP14627377 A JP 14627377A JP S6129558 B2 JPS6129558 B2 JP S6129558B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- gate
- buried
- gate region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Junction Field-Effect Transistors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、接合型電界効果トランジスタに関す
るものである。
るものである。
接合型電界効果トランジスタ（以下、Ｊ―
FETと略記する。）に於いて、重要なパラメータ
である相互コンダクタンス（gm）は、チヤンネ
ル領域の抵抗率が低い方が高くなる。然るに一般
に耐圧に関しては、抵抗率が高い方が高い耐圧が
得られるという関係にあるため、高耐圧で高gm
のＪ―FETを製作することが困難であつた。こ
のような不都合を回避するためには、チヤンネル
領域の不純物濃度は高く、ドレイン領域の不純物
濃度を低くすることにより良好な結果が得られる
とは容易に推察できるところである。かかる目的
のために、従来のＪ―FETは第１図に構造段面
図で示すような構造であつた。然るに、チヤンネ
ル厚さ２ａの精度はエピタキシヤル工程の精度で
支配されており、エピタキシヤル層６の厚さtep1
の数％以上のバラツキがあつた。２ａはtep1の数
分の１であつて、かつエピタキシヤル層表面から
拡散又はイオン注入によつて第１ゲート領域８を
形成する関係上２ａのバラツキは数10％以上にも
成るという不都合がある。
FETと略記する。）に於いて、重要なパラメータ
である相互コンダクタンス（gm）は、チヤンネ
ル領域の抵抗率が低い方が高くなる。然るに一般
に耐圧に関しては、抵抗率が高い方が高い耐圧が
得られるという関係にあるため、高耐圧で高gm
のＪ―FETを製作することが困難であつた。こ
のような不都合を回避するためには、チヤンネル
領域の不純物濃度は高く、ドレイン領域の不純物
濃度を低くすることにより良好な結果が得られる
とは容易に推察できるところである。かかる目的
のために、従来のＪ―FETは第１図に構造段面
図で示すような構造であつた。然るに、チヤンネ
ル厚さ２ａの精度はエピタキシヤル工程の精度で
支配されており、エピタキシヤル層６の厚さtep1
の数％以上のバラツキがあつた。２ａはtep1の数
分の１であつて、かつエピタキシヤル層表面から
拡散又はイオン注入によつて第１ゲート領域８を
形成する関係上２ａのバラツキは数10％以上にも
成るという不都合がある。
本発明の目的は、かかる工程上のバラツキによ
る影響の小ない高耐圧で且つgmの高いＪ―FET
を提供することであり、さらには、より信頼性の
高くて従来よりも安価なＪ―FETを提供するこ
とである。
る影響の小ない高耐圧で且つgmの高いＪ―FET
を提供することであり、さらには、より信頼性の
高くて従来よりも安価なＪ―FETを提供するこ
とである。
以下、本発明をその実施例に従い図面を用いて
説明する。
説明する。
第２図は、本発明のＪ―FETの実施例を示す
領域構造断面図である。１はN+型シリコン層で
ドレイン電極Ｄに接続されている。２はN-型シ
リコン基板でドレイン領域、３はＰ型埋込みゲー
ト領域で中央部に少くとも１個のスリツト、又は
孔４が設けられている。５はN+型埋込みチヤン
ネル領域、６はＮ型エピタキシヤル層、６′はチ
ヤンネル領域、７はＰ型ゲート引出し領域、８は
Ｐ型第１ゲート領域、９はN+型ソース領域、１
０は酸化シリコン層である。Ｐ型埋込みゲート領
域３とＰ型ゲート引出し領域とで第２ゲート領域
を構成している。このような構造に於いてはドレ
イン領域２の不純物濃度を低く出来、同時に、埋
込みチヤンネル領域５並びにチヤンネル領域６′
の不純物濃度は各々容易にコントロール可能で、
高く設定することが出来る。
領域構造断面図である。１はN+型シリコン層で
ドレイン電極Ｄに接続されている。２はN-型シ
リコン基板でドレイン領域、３はＰ型埋込みゲー
ト領域で中央部に少くとも１個のスリツト、又は
孔４が設けられている。５はN+型埋込みチヤン
ネル領域、６はＮ型エピタキシヤル層、６′はチ
ヤンネル領域、７はＰ型ゲート引出し領域、８は
Ｐ型第１ゲート領域、９はN+型ソース領域、１
０は酸化シリコン層である。Ｐ型埋込みゲート領
域３とＰ型ゲート引出し領域とで第２ゲート領域
を構成している。このような構造に於いてはドレ
イン領域２の不純物濃度を低く出来、同時に、埋
込みチヤンネル領域５並びにチヤンネル領域６′
の不純物濃度は各々容易にコントロール可能で、
高く設定することが出来る。
第３図は、第２図に示したＪ―FETの高電圧
印加時の空間電荷層１１の拡がりを示す図である
が、この図からも判るように、ドレイン―ゲート
間耐圧はドレイン２と埋込みゲート領域３による
Ｐ―Ｎ接合の耐圧で決定される。言い換えると第
１ゲート領域８、埋込みチヤンネル領域５及びチ
ヤンネル領域６′はドレイン―ゲート間耐圧にほ
とんど寄与しない。従つて、埋込みチヤンネル領
域５及びチヤンネル領域６′の不純物濃度を高く
しても、ドレイン―ゲート間耐圧は高くできる
し、又ゲート―ソース間耐圧も、従来高gmを得
るためにＮ型エピタキシヤル層６の抵抗率を下げ
ていたため設計上、Ｎ型エピタキシヤル層６の表
面、すなわち上部のＰ型第１ゲート領域８とN+
型ソース領域９との距離に依存していたのを本発
明の構造においては埋込みチヤンネル領域５を設
けてあるので従来のＮ型エピタキシヤル層６より
抵抗率を上げられ、上記のような各々の領域間距
離には依存せず、上部のＰ型第１ゲート領域８―
チヤンネル領域６′埋込みチヤンネル領域５―埋
込みゲート領域３までのキヨリで決定されるよう
に成り、ゲート―ソース間耐圧は従来より高くで
きる。又gmは従来、前記ゲート―ソース領域間
耐圧を規定するＮ型エピタキシヤル層６の抵抗率
に依存していたが、本発明によれば高濃度の埋込
みチヤンネル領域５を設けることにより従来より
高くなる。又、チヤンネル長は従来のＪ―FET
同様、比較的自由に設定できるため、チヤンネル
長を大きくして出力抵抗を大きくすることも可能
である。
印加時の空間電荷層１１の拡がりを示す図である
が、この図からも判るように、ドレイン―ゲート
間耐圧はドレイン２と埋込みゲート領域３による
Ｐ―Ｎ接合の耐圧で決定される。言い換えると第
１ゲート領域８、埋込みチヤンネル領域５及びチ
ヤンネル領域６′はドレイン―ゲート間耐圧にほ
とんど寄与しない。従つて、埋込みチヤンネル領
域５及びチヤンネル領域６′の不純物濃度を高く
しても、ドレイン―ゲート間耐圧は高くできる
し、又ゲート―ソース間耐圧も、従来高gmを得
るためにＮ型エピタキシヤル層６の抵抗率を下げ
ていたため設計上、Ｎ型エピタキシヤル層６の表
面、すなわち上部のＰ型第１ゲート領域８とN+
型ソース領域９との距離に依存していたのを本発
明の構造においては埋込みチヤンネル領域５を設
けてあるので従来のＮ型エピタキシヤル層６より
抵抗率を上げられ、上記のような各々の領域間距
離には依存せず、上部のＰ型第１ゲート領域８―
チヤンネル領域６′埋込みチヤンネル領域５―埋
込みゲート領域３までのキヨリで決定されるよう
に成り、ゲート―ソース間耐圧は従来より高くで
きる。又gmは従来、前記ゲート―ソース領域間
耐圧を規定するＮ型エピタキシヤル層６の抵抗率
に依存していたが、本発明によれば高濃度の埋込
みチヤンネル領域５を設けることにより従来より
高くなる。又、チヤンネル長は従来のＪ―FET
同様、比較的自由に設定できるため、チヤンネル
長を大きくして出力抵抗を大きくすることも可能
である。
又、一般に、ドレインソース間電流ＩDSは、従
来構造の時は第１図で示したチヤンネル領域６′
のエピタキシヤル層の不純物濃度NeP1と上部の
Ｐ型第１ゲート領域８と、埋込みゲート領域３と
の距離２ａで表現されるピンチオフ電圧Ｖpをパ
ラメータとして決定される。すなわち、 ＶpOC（2a）2NeP1 …………… ＩDP＝ＩDSS（１−ＶＧ／Ｖｐ）２ …………… ＶG；ゲート電圧 ＩDP；飽和領域のドレイン電流 ＩDSS；ゲート電圧ＶG＝０の時のドレイン電
流。
来構造の時は第１図で示したチヤンネル領域６′
のエピタキシヤル層の不純物濃度NeP1と上部の
Ｐ型第１ゲート領域８と、埋込みゲート領域３と
の距離２ａで表現されるピンチオフ電圧Ｖpをパ
ラメータとして決定される。すなわち、 ＶpOC（2a）2NeP1 …………… ＩDP＝ＩDSS（１−ＶＧ／Ｖｐ）２ …………… ＶG；ゲート電圧 ＩDP；飽和領域のドレイン電流 ＩDSS；ゲート電圧ＶG＝０の時のドレイン電
流。
然るに、Ｖpは式のように距離2aの２乗とエ
ピタキシヤル層の不純物濃度NeP1の積に比例し
ており、従来の構造ではエピタキシヤル厚さtep1
をシリコン基板上に堆積する場合、数％以上のバ
ラツキが精度上有りＰ型第１ゲート領域８の深さ
XJにより（2a）をコントロールする時、tep1の
バラツキがほぼそのまま2aのバラツキと成り、ひ
いてはＶpのバラツキないしはＩDP（ＩDSS）のバ
ラツキと成り、Ｊ―FETの製造上ＩDP（ＩDSS）
のコントロールが一種の難点とされ、安価なＪ―
FETの提供が不可能であつた。このＶpのバラツ
キを改善し、より安価はＪ―FETを提供するた
めには、Ｖpのバラツキを少なくする必要が有
り、ひいては、（2a）のバラツキがＶpに直接な影
響を与えない方法を見い出せばよい。その方法と
は第２図のように埋込みゲート領域３上に部分的
に埋込みチヤンネル領域５を上部のＰ型第２ゲー
ト領域８下に形成し、次のような関係が成り立つ
ようにする方法である。
ピタキシヤル層の不純物濃度NeP1の積に比例し
ており、従来の構造ではエピタキシヤル厚さtep1
をシリコン基板上に堆積する場合、数％以上のバ
ラツキが精度上有りＰ型第１ゲート領域８の深さ
XJにより（2a）をコントロールする時、tep1の
バラツキがほぼそのまま2aのバラツキと成り、ひ
いてはＶpのバラツキないしはＩDP（ＩDSS）のバ
ラツキと成り、Ｊ―FETの製造上ＩDP（ＩDSS）
のコントロールが一種の難点とされ、安価なＪ―
FETの提供が不可能であつた。このＶpのバラツ
キを改善し、より安価はＪ―FETを提供するた
めには、Ｖpのバラツキを少なくする必要が有
り、ひいては、（2a）のバラツキがＶpに直接な影
響を与えない方法を見い出せばよい。その方法と
は第２図のように埋込みゲート領域３上に部分的
に埋込みチヤンネル領域５を上部のＰ型第２ゲー
ト領域８下に形成し、次のような関係が成り立つ
ようにする方法である。
NeP1＜＜NC ……………
NC；埋込みチヤンネル領域５の不純物濃度
第２図のような構造にし、式なる関係が成立
つ時のＶpはNeP1ではなくNCで以て決まるため
（ＶpOC（2a）2・NC）、Ｖpのバラツキは埋込みチ
ヤンネル領域５の濃度NCのバラツキと成り、NC
は容易にコントロール可能と成る。又、従来とＶ
p規格が同様であれば、NC＞＞NeP1なる関係か
ら第２図における（2a）は第１図における（2a）
より小さく成る。いゝかえると、ＩDS及びgmが
埋込チヤンネル領域５の濃度に依存する。
つ時のＶpはNeP1ではなくNCで以て決まるため
（ＶpOC（2a）2・NC）、Ｖpのバラツキは埋込みチ
ヤンネル領域５の濃度NCのバラツキと成り、NC
は容易にコントロール可能と成る。又、従来とＶ
p規格が同様であれば、NC＞＞NeP1なる関係か
ら第２図における（2a）は第１図における（2a）
より小さく成る。いゝかえると、ＩDS及びgmが
埋込チヤンネル領域５の濃度に依存する。
以上詳しくのべたように、工程上ドレイン―ソ
ース間並びにゲート―ソース間耐圧をより高耐圧
化が可能と成り、又、設計並びに製造上、コント
ロールが容易と成り高gm且つ、高信頼度のある
Ｊ―FETの提供が実現する。
ース間並びにゲート―ソース間耐圧をより高耐圧
化が可能と成り、又、設計並びに製造上、コント
ロールが容易と成り高gm且つ、高信頼度のある
Ｊ―FETの提供が実現する。
次に本発明のＪ―FET製造方法を説明する。
第４図ａ〜ｃは本発明Ｊ―FETの製造方法を
示す工程順の断面図である。厚さ10-3cm〜10-1cm
程度で不純物濃度1013〜1015原子／cm3程度のN-型
シリコン基板２の一表面に、例えば、不純物濃度
1017原子／cm3以上のN+型シリコン層を熱拡散等に
より形成する（第４図ａ）。次に、N-型シリコン
基板２の他の表面に部分的にＰ型拡散領域３′を
形成する。このＰ型拡散領域３′は次工程以後の
熱的影響を受けて最終的にはＰ型埋込みゲート領
域３と成る。Ｐ型埋込みゲート領域３は所定の幅
を有するスリツト、あるいは孔４を１個有し、そ
の幅はN-型シリコン基板２とＰ型埋込みゲート
領域３の間に逆方向バイアスを印加した場合、望
ましくは目的とするしきい値電圧ＶTの２倍程度
以上、少くともＶT以上の電圧（0.3〜5V程度）
でスリツト、又は孔４がＰ―Ｎ接合に形成された
空間電荷領域にて閉じられるような幅にする。次
に、N+型埋込みチヤンネル領域５′を形成する
が、その不純物濃度NOは1016〜1018原子／cm3程度
で、Ｐ型埋込みゲート領域３′上に部分的に形成
し（第４図ｂ）、次に、Ｎ型エピタキシヤル層６
を堆積形成するが、その不純物濃度NeP1は1015
〜1017原子／cm3程度で、厚さは10-4〜10-3cm程度
が望ましい。比較的薄いＮ型層を形成する場合、
エピタキシヤル成長以外に例えばイオン打込等の
手段も可能である。次に、埋込み領域と成つたＰ
型拡散領域３′を電気的に表面より接続するため
に、Ｐ型引出し領域７をＮ型エピタキシヤル層の
厚さtep1以上の深さに形成する。Ｐ型ゲート引出
し領域７は閉じた帯状、又はその変形の形状を有
し、領域７に囲まれた内部のＮ型エピタキシヤル
層６は外側のＮ型層６、あるいはN-型シリコン
基板２とはＰ型押込み領域３′によつて形成され
たスリツト、又は孔４によつてのみ接続されてお
り、その他は全てＰ―Ｎ接合によつて囲まれてい
る構造と成る（第４図ｃ）。次に、内側のＮ型領
域６にＰ型不純物を埋込みチヤンネル領域５′巾
よりは内側に拡散してＰ型第１ゲート領域８を形
成する。Ｐ型第１ゲート領域８はＪ―FETのゲ
ート領域の１つと成るもので、一方のゲート領域
と成るＰ型埋込みゲート領域３の上方に於いてス
リツト、又は孔４を囲む帯状に形成されなければ
ならず。又、Ｐ型第１ゲート領域８とＰ型埋込み
ゲート領域３との間隔はＪ―FETのＶpあるい
は、電圧ＶTを決定するもので、１×10-5〜３×
10-4cm2程度に制御しなければならないが本構造を
採ることによりそれも容易と成る。次に、内側の
Ｎ型エピタキシヤル層６内にN+型不純物濃度を
拡散して、Ｐ型領域７，８を形成した残りの領域
で、且つＰ型第１ゲート領域８により分離され、
下部にスリツト、又は孔４の存在しない領域に
N+型ソース領域９を形成する。N+型ソース領域
９は後に形成するソース電極とのオーミツク接触
を容易にするためのものである。次に、表面保護
の酸化シリコン層１０、第１ゲート電極Ｇ１、ソ
ース電極Ｓ、第２ゲート電極Ｇ２、ドレイン電極
Ｄを形成することにより、本発明によるＪ―
FETのウエハース工程が完了することに成る
（第２図）。
示す工程順の断面図である。厚さ10-3cm〜10-1cm
程度で不純物濃度1013〜1015原子／cm3程度のN-型
シリコン基板２の一表面に、例えば、不純物濃度
1017原子／cm3以上のN+型シリコン層を熱拡散等に
より形成する（第４図ａ）。次に、N-型シリコン
基板２の他の表面に部分的にＰ型拡散領域３′を
形成する。このＰ型拡散領域３′は次工程以後の
熱的影響を受けて最終的にはＰ型埋込みゲート領
域３と成る。Ｐ型埋込みゲート領域３は所定の幅
を有するスリツト、あるいは孔４を１個有し、そ
の幅はN-型シリコン基板２とＰ型埋込みゲート
領域３の間に逆方向バイアスを印加した場合、望
ましくは目的とするしきい値電圧ＶTの２倍程度
以上、少くともＶT以上の電圧（0.3〜5V程度）
でスリツト、又は孔４がＰ―Ｎ接合に形成された
空間電荷領域にて閉じられるような幅にする。次
に、N+型埋込みチヤンネル領域５′を形成する
が、その不純物濃度NOは1016〜1018原子／cm3程度
で、Ｐ型埋込みゲート領域３′上に部分的に形成
し（第４図ｂ）、次に、Ｎ型エピタキシヤル層６
を堆積形成するが、その不純物濃度NeP1は1015
〜1017原子／cm3程度で、厚さは10-4〜10-3cm程度
が望ましい。比較的薄いＮ型層を形成する場合、
エピタキシヤル成長以外に例えばイオン打込等の
手段も可能である。次に、埋込み領域と成つたＰ
型拡散領域３′を電気的に表面より接続するため
に、Ｐ型引出し領域７をＮ型エピタキシヤル層の
厚さtep1以上の深さに形成する。Ｐ型ゲート引出
し領域７は閉じた帯状、又はその変形の形状を有
し、領域７に囲まれた内部のＮ型エピタキシヤル
層６は外側のＮ型層６、あるいはN-型シリコン
基板２とはＰ型押込み領域３′によつて形成され
たスリツト、又は孔４によつてのみ接続されてお
り、その他は全てＰ―Ｎ接合によつて囲まれてい
る構造と成る（第４図ｃ）。次に、内側のＮ型領
域６にＰ型不純物を埋込みチヤンネル領域５′巾
よりは内側に拡散してＰ型第１ゲート領域８を形
成する。Ｐ型第１ゲート領域８はＪ―FETのゲ
ート領域の１つと成るもので、一方のゲート領域
と成るＰ型埋込みゲート領域３の上方に於いてス
リツト、又は孔４を囲む帯状に形成されなければ
ならず。又、Ｐ型第１ゲート領域８とＰ型埋込み
ゲート領域３との間隔はＪ―FETのＶpあるい
は、電圧ＶTを決定するもので、１×10-5〜３×
10-4cm2程度に制御しなければならないが本構造を
採ることによりそれも容易と成る。次に、内側の
Ｎ型エピタキシヤル層６内にN+型不純物濃度を
拡散して、Ｐ型領域７，８を形成した残りの領域
で、且つＰ型第１ゲート領域８により分離され、
下部にスリツト、又は孔４の存在しない領域に
N+型ソース領域９を形成する。N+型ソース領域
９は後に形成するソース電極とのオーミツク接触
を容易にするためのものである。次に、表面保護
の酸化シリコン層１０、第１ゲート電極Ｇ１、ソ
ース電極Ｓ、第２ゲート電極Ｇ２、ドレイン電極
Ｄを形成することにより、本発明によるＪ―
FETのウエハース工程が完了することに成る
（第２図）。
尚、簡単のため、Ｇ１，Ｇ２，Ｓ，及びＤはそ
れぞれの電極端子及び金属電極の双方を表わす記
号に用いた。
れぞれの電極端子及び金属電極の双方を表わす記
号に用いた。
第５図は、本発明Ｊ―FETの他の実施例を示
す領域構造断面図で、第１ゲート領域８′がスリ
ツト、又は孔の上部全面に延長して形成されてい
る。
す領域構造断面図で、第１ゲート領域８′がスリ
ツト、又は孔の上部全面に延長して形成されてい
る。
本発明Ｊ―FETは、第１ゲート電極Ｇ１と第
２ゲート電極Ｇ２とを短絡して用いてもよいこと
は言うまでもない。
２ゲート電極Ｇ２とを短絡して用いてもよいこと
は言うまでもない。
以上、Ｎチヤンネルの場合について実施例をあ
げて説明したが、Ｐチヤンネルの場合や、もしく
はシリコン以外の半導体に本発明を適用しうるこ
とは明らかなことである。
げて説明したが、Ｐチヤンネルの場合や、もしく
はシリコン以外の半導体に本発明を適用しうるこ
とは明らかなことである。
本発明によれば、高耐圧、高gm、ウエハース
工程製造上容易で安価で且つ高信頼度の接合型電
界効果トランジスタが得られる。
工程製造上容易で安価で且つ高信頼度の接合型電
界効果トランジスタが得られる。
第１図は、従来の接合型電界効果トランジスタ
の基本構造の断面図、第２図は本発明の一実施例
を示す領域構造断面図、第３図は、第２図に示し
たＪ―FETの高電圧印加時の空間電荷層の拡が
りを示す図、第４図ａ〜ｃは本発明Ｊ―FETの
製造方法を示す工程順の断面図、第５図は本発明
Ｊ―FETの他の実施例を示す領域構造段面図で
ある。 Ｄ…ドレイン電極、Ｓ…ソース電極、Ｇ１…第
１ゲート電極、Ｇ２…第２ゲート電極、１…N+
シリコン層、２…N-シリコン層、３′，３…Ｐ型
埋込みゲート領域、４…スリツト又は孔、５…
N+型埋込みチヤンネル領域、６…Ｎ型エピタキ
シヤル層、６′…チヤンネル領域、７…Ｐ型引出
し第２ゲート領域、８′，８…Ｐ型第１ゲート領
域、９…N+型ソース領域、１０…酸化シリコン
層、１１…空間電荷層。
の基本構造の断面図、第２図は本発明の一実施例
を示す領域構造断面図、第３図は、第２図に示し
たＪ―FETの高電圧印加時の空間電荷層の拡が
りを示す図、第４図ａ〜ｃは本発明Ｊ―FETの
製造方法を示す工程順の断面図、第５図は本発明
Ｊ―FETの他の実施例を示す領域構造段面図で
ある。 Ｄ…ドレイン電極、Ｓ…ソース電極、Ｇ１…第
１ゲート電極、Ｇ２…第２ゲート電極、１…N+
シリコン層、２…N-シリコン層、３′，３…Ｐ型
埋込みゲート領域、４…スリツト又は孔、５…
N+型埋込みチヤンネル領域、６…Ｎ型エピタキ
シヤル層、６′…チヤンネル領域、７…Ｐ型引出
し第２ゲート領域、８′，８…Ｐ型第１ゲート領
域、９…N+型ソース領域、１０…酸化シリコン
層、１１…空間電荷層。
Claims (1)
- １ 一導電型半導体基板内に埋込まれたスリツト
又は孔を有する他導電型埋込みゲート領域および
該埋込みゲート領域の周辺から半導体基板表面に
かけて設けられた他導電型ゲート引出し領域から
なる第２ゲート領域を有し、該第２ゲート領域に
囲まれた一導電型半導体領域内に他導電型の第１
ゲート領域および一導電型高濃度ソース領域が設
けられ、前記第２ゲート領域外部の一導電型半導
体領域をドレイン領域とし前記埋込みゲート領域
には前記第１ゲート領域に対向して高濃度埋込み
チヤンネル領域が設けられていることを特徴とす
る接合型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14627377A JPS5478675A (en) | 1977-12-05 | 1977-12-05 | Junction-type field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14627377A JPS5478675A (en) | 1977-12-05 | 1977-12-05 | Junction-type field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5478675A JPS5478675A (en) | 1979-06-22 |
| JPS6129558B2 true JPS6129558B2 (ja) | 1986-07-07 |
Family
ID=15403997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14627377A Granted JPS5478675A (en) | 1977-12-05 | 1977-12-05 | Junction-type field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5478675A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6226866A (ja) * | 1985-07-26 | 1987-02-04 | エナ−ジ−・コンバ−シヨン・デバイセス・インコ−ポレ−テツド | 二重注入電界効果トランジスタ |
| JP4848591B2 (ja) * | 2001-03-30 | 2011-12-28 | 株式会社デンソー | 炭化珪素半導体装置及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4911076A (ja) * | 1972-05-25 | 1974-01-31 | ||
| JPS5916427B2 (ja) * | 1975-10-06 | 1984-04-16 | ソニー株式会社 | 接合型電界効果トランジスタ |
| JPS6055995B2 (ja) * | 1976-04-20 | 1985-12-07 | 日本電気株式会社 | 接合型電界効果トランジスタ |
-
1977
- 1977-12-05 JP JP14627377A patent/JPS5478675A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5478675A (en) | 1979-06-22 |
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