JPS605068B2 - Ｍｏｓ形半導体装置 - Google Patents
Ｍｏｓ形半導体装置Info
- Publication number
- JPS605068B2 JPS605068B2 JP3504576A JP3504576A JPS605068B2 JP S605068 B2 JPS605068 B2 JP S605068B2 JP 3504576 A JP3504576 A JP 3504576A JP 3504576 A JP3504576 A JP 3504576A JP S605068 B2 JPS605068 B2 JP S605068B2
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- Japan
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- semiconductor substrate
- lead
- drain
- semiconductor device
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Description
【発明の詳細な説明】
この発明は、絶縁性基板上に形成された半導体基板を用
いたＭＯＳ形半導体装置の改良に関するものである。
いたＭＯＳ形半導体装置の改良に関するものである。
ＭＯＳ形集積回路（ＭＯＳＩＣ）はバィポーラ形集積回
路と比較して、集積密度が大きく、かつ安価であるとい
う長所を有しているが、演算速度が遅いという欠点があ
る。
路と比較して、集積密度が大きく、かつ安価であるとい
う長所を有しているが、演算速度が遅いという欠点があ
る。
そこで、ＭＯＳＩＣの演算速度を遠くする方式が、最近
、種々提案されて来た。すなわち、ゲート電極を拡散マ
スクとして用い、ＭＯＳトランジスタのソース領域およ
びドレィン領域の位薄を自動的に定めるいわゆる自己整
合法によって、ソース・ドレィン間距離（チャンネル長
）を短か〈し、相互コンダクタンスを増加させる方式や
、絶縁基板上に素子を形成し、ＭＯＳＩＣの配線部の浮
遊容量を小さくすることにより、演算速度を遠くする方
式〔ＳＯＳ（ＳｉｌｉｃｏｎｏｎＳａｐｈｉｒｅ）ＭＯ
ＳＩＣ〕が提案されている。しかるに、ＳＯＳＭ０６１
Ｃ方式を用いると、半導体基板が電気的に浮いているの
で、絶縁性基板と半導体基板層との間にリーク電流が生
じるため、しきい値電圧（Ｖ仇）の変動、ドレィン電圧
に対するドレィン電流の依存度の変動などの不安定な要
素を有している。この発明は、上記の点に鑑みてなされ
たもので、ソース領域と半導体基板とを導電体領域によ
り接続することによりＶ比の変動、ドレィン電圧に対す
るドレィン電流の依存度の変動などの不安定な要素を無
くしたＳＯＳＭＯＳ形半導体装置を提供することを目的
としたものである。
、種々提案されて来た。すなわち、ゲート電極を拡散マ
スクとして用い、ＭＯＳトランジスタのソース領域およ
びドレィン領域の位薄を自動的に定めるいわゆる自己整
合法によって、ソース・ドレィン間距離（チャンネル長
）を短か〈し、相互コンダクタンスを増加させる方式や
、絶縁基板上に素子を形成し、ＭＯＳＩＣの配線部の浮
遊容量を小さくすることにより、演算速度を遠くする方
式〔ＳＯＳ（ＳｉｌｉｃｏｎｏｎＳａｐｈｉｒｅ）ＭＯ
ＳＩＣ〕が提案されている。しかるに、ＳＯＳＭ０６１
Ｃ方式を用いると、半導体基板が電気的に浮いているの
で、絶縁性基板と半導体基板層との間にリーク電流が生
じるため、しきい値電圧（Ｖ仇）の変動、ドレィン電圧
に対するドレィン電流の依存度の変動などの不安定な要
素を有している。この発明は、上記の点に鑑みてなされ
たもので、ソース領域と半導体基板とを導電体領域によ
り接続することによりＶ比の変動、ドレィン電圧に対す
るドレィン電流の依存度の変動などの不安定な要素を無
くしたＳＯＳＭＯＳ形半導体装置を提供することを目的
としたものである。
以下、実施例によりこの発明を説明する。
第１図は、この発明の一実施例であるｎチャンネルＭＯ
Ｓ形トランジスタの製造工程を示す図である。
Ｓ形トランジスタの製造工程を示す図である。
第１図により実施例の製造工程を説明する。第１図ａに
示すように、サファイアなどよりなる絶縁性基板１上に
、ェピタキシアル成長によりｐ形シリコンよりなるェピ
タキシアル層２を厚さ１仏程度に形成する。このェピタ
キシアル層２のうちソース領域、ドレィン領域およびチ
ャンネル領域を形成するｐ形シリコン領域である半導体
基板３の上に写真食刻法によりレジスト膜４を被着させ
、プラズマ食刻法を用いて、上記半導体基板３以外のェ
ピタキシアル層２を除去する。次に第１図ｂに示すよう
に、レジスト膜４を除去し、酸化雰囲気中で加熱するこ
とにより、ゲート絶縁膜としての二酸化ケイ素（Ｓｊ０
２）膜５を形成する。次に第１図ｃに示すように、半導
体基板３のドレィン領域となるべき部分の上のＳｉ０２
膜５を除去する。次に第１図ｄに示すように、絶縁性基
板１、Ｓｉ０２膜が除去された半導体基板３および残存
するＳｉ０２膜５を覆う多結晶シリコン層を気相成長法
で形成し、ゲート電極となるべき部分、半導体基板３の
ドレイン領域となるべき部分の上、およびドレィン領域
からの引出し部となるべき部分以外の多結晶シリコン層
を写真食刻法により除去する。次に第１図ｅに示すよう
に、残存する多結晶シリコンをマスクとしてＳｉ０２膜
５をエッチングにて除去する。つづいて、多結晶シリコ
ン層のゲート電極となるべき部分およびドレィン領域か
らの引出し部となるべき部分、ならぴに半導体基板３の
ソース領域となるべき部分およびドレィン領域となるべ
き部分にリンまたはヒ素を拡散して、ｎ＋領域であるゲ
ート電極６、引出し部７、ソース領域８、およびドレィ
ン領域９を形成する。この場合、多結晶シリコン層中で
のリンまたはヒ素の拡散速度は、単結晶である半導体基
板３中での拡散速度より数倍早いので、拡散速度の比に
見合った厚さの多結晶シリコン層を用いることができる
。次に第１図ｆに示すように、気相成長法でＳｊ０２膜
１ ０を形成し、Ｓｉ０２膜１ ０‘こ、ゲート電極６
と配線用金属との接触用の穴、引出し部７およびソース
領域８と電極・配線用金属との接触用の穴を写真食刻法
にて形成する〔ゲート電極６と配線用金属との接触用の
穴は第１図ｆに示すケー−ト電極６の紙面に垂直な延長
部の上のＳｉ０２膜１川こあげられる。従って、第１図
ｆには表わされていない。〕。つづいて、アルミニウム
を蒸着し、写真食刻法により、ゲート電極６に対する配
線、ソース電極１１およびドレィン電極１２ならびにこ
れらに対する配線を作成する。つついて、ゲート電極６
、ソース領域８およびドレィン領域９とアルミニウムの
電気的接触をよくするために、４００〜５０ぴ○程度の
温度で熱処理を行う。第２図は合金層の形成状態を示す
断面図である。第２図において、第１図に示したものと
同一符号は同一のものを表わしており、１３および１４
はアルミニウム被着後の熱処理により、それぞれソース
領域８および引出し部７に形成されたアルミニウム・シ
リコン合金層を示す。０．＆より浅いソース領域を形成
した場合、第３図に示すように、アルミニウム・シリコ
ン合金層１３がソース領域より深くまで形成され、アル
ミニウム・シリコン合金層１３を介して半導体基板３と
ソース領域８とを電気的に短絡し、半導体基板３、ソー
ス領域８間の電位が浮くというＳＯＳＭＯＳ形トランジ
スタの欠点を除去し得る。
示すように、サファイアなどよりなる絶縁性基板１上に
、ェピタキシアル成長によりｐ形シリコンよりなるェピ
タキシアル層２を厚さ１仏程度に形成する。このェピタ
キシアル層２のうちソース領域、ドレィン領域およびチ
ャンネル領域を形成するｐ形シリコン領域である半導体
基板３の上に写真食刻法によりレジスト膜４を被着させ
、プラズマ食刻法を用いて、上記半導体基板３以外のェ
ピタキシアル層２を除去する。次に第１図ｂに示すよう
に、レジスト膜４を除去し、酸化雰囲気中で加熱するこ
とにより、ゲート絶縁膜としての二酸化ケイ素（Ｓｊ０
２）膜５を形成する。次に第１図ｃに示すように、半導
体基板３のドレィン領域となるべき部分の上のＳｉ０２
膜５を除去する。次に第１図ｄに示すように、絶縁性基
板１、Ｓｉ０２膜が除去された半導体基板３および残存
するＳｉ０２膜５を覆う多結晶シリコン層を気相成長法
で形成し、ゲート電極となるべき部分、半導体基板３の
ドレイン領域となるべき部分の上、およびドレィン領域
からの引出し部となるべき部分以外の多結晶シリコン層
を写真食刻法により除去する。次に第１図ｅに示すよう
に、残存する多結晶シリコンをマスクとしてＳｉ０２膜
５をエッチングにて除去する。つづいて、多結晶シリコ
ン層のゲート電極となるべき部分およびドレィン領域か
らの引出し部となるべき部分、ならぴに半導体基板３の
ソース領域となるべき部分およびドレィン領域となるべ
き部分にリンまたはヒ素を拡散して、ｎ＋領域であるゲ
ート電極６、引出し部７、ソース領域８、およびドレィ
ン領域９を形成する。この場合、多結晶シリコン層中で
のリンまたはヒ素の拡散速度は、単結晶である半導体基
板３中での拡散速度より数倍早いので、拡散速度の比に
見合った厚さの多結晶シリコン層を用いることができる
。次に第１図ｆに示すように、気相成長法でＳｊ０２膜
１ ０を形成し、Ｓｉ０２膜１ ０‘こ、ゲート電極６
と配線用金属との接触用の穴、引出し部７およびソース
領域８と電極・配線用金属との接触用の穴を写真食刻法
にて形成する〔ゲート電極６と配線用金属との接触用の
穴は第１図ｆに示すケー−ト電極６の紙面に垂直な延長
部の上のＳｉ０２膜１川こあげられる。従って、第１図
ｆには表わされていない。〕。つづいて、アルミニウム
を蒸着し、写真食刻法により、ゲート電極６に対する配
線、ソース電極１１およびドレィン電極１２ならびにこ
れらに対する配線を作成する。つついて、ゲート電極６
、ソース領域８およびドレィン領域９とアルミニウムの
電気的接触をよくするために、４００〜５０ぴ○程度の
温度で熱処理を行う。第２図は合金層の形成状態を示す
断面図である。第２図において、第１図に示したものと
同一符号は同一のものを表わしており、１３および１４
はアルミニウム被着後の熱処理により、それぞれソース
領域８および引出し部７に形成されたアルミニウム・シ
リコン合金層を示す。０．＆より浅いソース領域を形成
した場合、第３図に示すように、アルミニウム・シリコ
ン合金層１３がソース領域より深くまで形成され、アル
ミニウム・シリコン合金層１３を介して半導体基板３と
ソース領域８とを電気的に短絡し、半導体基板３、ソー
ス領域８間の電位が浮くというＳＯＳＭＯＳ形トランジ
スタの欠点を除去し得る。
ドレィン領域９では、ドレィン電極１２はドレィン領域
９の上になく、引出し部７の絶縁性基板１上の延長部に
あるので、・ドレィン電極１２と引出し部７とによって
アルミニウム・シリコン合金層１４が形成されても、こ
のアルミニウム・シリコン合金層１４はドレィン領域９
のｐｎ接合を電気的に短絡することはなく、正常なｐｎ
接合が形成されている。上記の実施例では、この発明を
ｎチャンネルＳＯＳＭＯＳ形トランジスタに適用した場
合について述べたが、ｐチャンネルＳＯＳＭＯＳ形トラ
ンジスタにもこの発明が同様に適用されることはいうま
でもない。
９の上になく、引出し部７の絶縁性基板１上の延長部に
あるので、・ドレィン電極１２と引出し部７とによって
アルミニウム・シリコン合金層１４が形成されても、こ
のアルミニウム・シリコン合金層１４はドレィン領域９
のｐｎ接合を電気的に短絡することはなく、正常なｐｎ
接合が形成されている。上記の実施例では、この発明を
ｎチャンネルＳＯＳＭＯＳ形トランジスタに適用した場
合について述べたが、ｐチャンネルＳＯＳＭＯＳ形トラ
ンジスタにもこの発明が同様に適用されることはいうま
でもない。
また、上記の実施例では、ＳＯＳＭＯＳ形トランジスタ
にこの発明を適用した場合について述べたが、ＳＯＳＭ
ＯＳＩＣにも、この発明は同様に適用できるものである
。
にこの発明を適用した場合について述べたが、ＳＯＳＭ
ＯＳＩＣにも、この発明は同様に適用できるものである
。
以上詳述したように、この発明によるＳＯＳＭＯＳ形半
導体装置においては、高不純物濃度半導体よりなるドレ
ィン領域よりの引出し部およびこの引出し部の表面に被
着されたドレィン電極を設け、【ソース領域においての
み、電極用金属と半導体基板の半導体よりなる合金層に
よってｐｎ接合を短絡しているため、演算速度を速くし
、しかも半導体基板が電気的に浮くことによるＶｔｈの
変動、ドレィン電圧に対するドレィン電流の依存度の変
動などの不安定な要素を除去することができる効果があ
る。
導体装置においては、高不純物濃度半導体よりなるドレ
ィン領域よりの引出し部およびこの引出し部の表面に被
着されたドレィン電極を設け、【ソース領域においての
み、電極用金属と半導体基板の半導体よりなる合金層に
よってｐｎ接合を短絡しているため、演算速度を速くし
、しかも半導体基板が電気的に浮くことによるＶｔｈの
変動、ドレィン電圧に対するドレィン電流の依存度の変
動などの不安定な要素を除去することができる効果があ
る。
【図面の簡単な説明】
第１図はこの発明の一実施例の製造工程を示す断面図、
第２図は合金層の形成状態を示す断面図である。 図において、１は絶縁性基板、３は半導体基板、５はＳ
ｉ０２膜、６はゲート電極、７は引出し部、８はソース
領域、９はドレィン領域、１１はソース電極、１２はド
レィン電極、１３ソース領域の合金層、１４は引出し部
の合金層である。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。第１図 第１図 第２図
第２図は合金層の形成状態を示す断面図である。 図において、１は絶縁性基板、３は半導体基板、５はＳ
ｉ０２膜、６はゲート電極、７は引出し部、８はソース
領域、９はドレィン領域、１１はソース電極、１２はド
レィン電極、１３ソース領域の合金層、１４は引出し部
の合金層である。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。第１図 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １ 絶縁性基板、この絶縁性基板上に形成された半導体
基板、この半導体基板の表面部に設けられこの半導体基
板とｐｎ接合を形成するソース領域およびドレイン領域
、高不純度濃度半導体よりなり上記ドレイン領域に接続
された引出し部、ならびに上記ソース領域および上記引
出し部のそれぞれの表面に被着されたソース電極および
ドレイン電極を備え、上記ソース領域においてのみ半導
体基板の構成材料である半導体と電極の構成材料である
金属とよりなる合金層によってｐｎ接合を短絡したこと
を特徴とするＭＯＳ形半導体装置。 ２ 引出し部が高不純物濃度の多結晶シリコンよりなる
ことを特徴とする特許請求の範囲第１項記載のＭＯＳ形
半導体装置。 ３ 引出し部が半導体基板が形成されていない絶縁性基
板上に形成された延長部を有し、ドレイン電極が上記延
長部に被着されていることを特徴とする特許請求の範囲
第１項または第２項記載のＭＯＳ形半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3504576A JPS605068B2 (ja) | 1976-03-29 | 1976-03-29 | Ｍｏｓ形半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3504576A JPS605068B2 (ja) | 1976-03-29 | 1976-03-29 | Ｍｏｓ形半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52117584A JPS52117584A (en) | 1977-10-03 |
| JPS605068B2 true JPS605068B2 (ja) | 1985-02-08 |
Family
ID=12431054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3504576A Expired JPS605068B2 (ja) | 1976-03-29 | 1976-03-29 | Ｍｏｓ形半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605068B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60160577A (ja) * | 1984-01-30 | 1985-08-22 | Shimadzu Corp | 燃料電池発電システム |
| US10975912B1 (en) | 2020-01-21 | 2021-04-13 | United Technologies Corporation | Roller bearing cage retention apparatus |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS543480A (en) * | 1977-06-09 | 1979-01-11 | Fujitsu Ltd | Manufacture of semiconductor device |
| US5264721A (en) * | 1989-04-29 | 1993-11-23 | Fujitsu Limited | Insulated-gate FET on an SOI-structure |
-
1976
- 1976-03-29 JP JP3504576A patent/JPS605068B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60160577A (ja) * | 1984-01-30 | 1985-08-22 | Shimadzu Corp | 燃料電池発電システム |
| US10975912B1 (en) | 2020-01-21 | 2021-04-13 | United Technologies Corporation | Roller bearing cage retention apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52117584A (en) | 1977-10-03 |
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