JPS6130308B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、数字入力結果や演算結果の数値を電
子的発声によつて読み上げるようにした電子機器
の改良に関するものである。

従来、電子機器として例えば電子計算機におけ
る数字入力結果や演算結果の数値を音声にて読み
上げるようにする装置は小型の卓上電子計算機に
も利用されているが、従来のこの種数値の発声方
式においては、多くは、数値を表わす数字列中の
数字のみを単に順次に読み上げるものであつて、
桁の単位をも含めて発声するものではなかつた。
したがつて、この種装置の使用者は、数字列中の
数字を全部聞き終るまではその数値の桁数を知る
ことができないという使用上の著しい不便があつ
た。また数字中の連続零の発声も各桁毎に「ゼ
ロ」、「ゼロ」と冗長に読み上げるので書き取りス
ピードの向上にも支障となつていた。

一方、数値を表わす数字列を桁の単位をも含め
て読み上げるようにした場合においても、例えば
「１億２千」と発声した時点では、その数値が
「12×××××××」であるのか、「100002××
×」であるのか、×で示す未発声桁の発声、特
に、上述の「１億２千」の発声に引続いて「万」
の桁を示す発声が行なわれるか否かを待たなけれ
ば、最初の桁の「１」のみしか筆記することがで
きず、単に桁の単位を付加して発声しただけで
は、使用上著しく不便である。

本発明の目的は、上述した使用上の不便を解消
して従来の欠点を除去し、数字の読み上げに即応
して数値を表わす数字列を迅速かつ的確に筆記し
得るようにした数値の発声装置を備えた電子機器
を提供することにある。

以下に図面を参照して本発明の実施例を説明す
る。

本発明電子機器の第１の実施例は、数字入力結
果や演算結果の数値を音声により出力するに際
し、有効数字に引続いて零の桁が少なくとも２桁
連続した場合に、その零桁連続の状態を判別して
「ヨンケタトンデ」あるいは「ツーゼロ」等、次
の有効数字までの桁を判断し得る特定の発声を適
切に行なわせるようにしたものであり、かかる本
発明の基本的構成の１例を第１図に示す。

第１図示の構成例において、CPUは電子計算
機における中央処理装置で、ｌ１はCPUから送
られてくる音声出力すべき数値情報をＭに送出す
るための信号線である。Ｍは上述の数値情報信号
を一時記憶する数値情報格納器である。NOR
は、格納器Ｍに一時記憶した数値情報信号につい
て、万、十万、百万、千万の万単位の桁信号を入
力とし、それらの桁信号がすべて零であつたとき
に高レベル信号“１”を出力するノアゲートであ
る。SGは、格納器Ｍに一時記憶した数値情報信
号を上位桁から順次取り込み、数値音声出力用読
取専用メモリー（ROM）Ｉ、Ｋ等によりそれら
の数値情報信号を音声用２進コードに変換して数
値情報用音声を発生させるとともに、桁単位音声
用の２進コード格納用ROM Ｈ、Ｓ、Ｍ、Ｏ等を
出力させて入力数値情報に対応した桁単位用音声
を発生するための回路と、ノアゲートNORから
高レベル信号“１”が出力されたとき、すなわ
ち、このノアゲートNORの入力桁信号がすべて
零であつたときに、特定音、例えば「ヨンケタト
ンデ」に相当する２進コード格納用ROMTを出
力させてそれらの特定音を発生させる回路と、そ
れら各種の音声用２進コードをスピーカSPに供
給するためのデイジタル−アナログ変換器等を備
えてそれぞれに対応したアナログ信号を出力させ
る音声信号発生器である。

上述した構成においては、例えば音声出力すべ
き数値が「100002000」であつたときには、「イチ
オク・ヨンケタトンデ・ニセン」と発声させるた
めに、音声信号発声器SG内では、「イチ」に引続
く４桁の零連続を示すノアゲートNORの出力高
レベル信号“１”によつて、「イチオク」と「ニ
セン」との発声の中間に「ヨンケタトンデ」の発
声を割り込ませるためにアンドゲートＧ１を開
き、またＧ２を閉じて「ニセン」の発声に引続く
「マン」の発声を禁止するように動作する。

また「ヨンケタトンデ」の代りに「フオーゼ
ロ」等と発声させてもよい。

この場合の構成例を第２図に示す。

第２図示の構成例においては零が２桁続いてい
る場合に「ツーゼロ」等と発声させるようにした
もので、RAMは中央処理装置CPUからの入力数
値情報信号Ｗ１，Ｗ２，Ｗ４，Ｗ８を一時記憶す
る第１図示の構成における情報格納器Ｍに相当す
るランダムアクセスメモリーであり、ADRSはそ
のランダムアクセスメモリーRAMの番地を指定
する番地指定線であり、Ｒ／Ｗはランダムアクセ
スメモリーRAMにおける数値情報信号の読出し
および書込みを制御する読出し書込み制御線であ
る。ORはランダムアクセスメモリーRAMから読
出した数値情報信号のうち例えば図示のように上
位桁から順次に４ビツト１桁信号を同時に入力と
するオアゲートであり、IN２はオアゲートORの
ゲート出力信号を反転させるインバータである。
ＦはオアゲートORからのオアゲート出力信号に
よりセツトされ、例えば中央処理装置CPUから
のリセツト信号RSTによりセツトされるフリツ
プフロツプである。SRはインバータIN２の反転
出力信号を入力して、ランダムアクセスメモリー
RAMから数値情報信号を１桁読出すだけの時間
の間、そのインバータ出力信号を保持するレジス
タであり、Ｇ３は、フリツプフロツプＦ、インバ
ータIN２およびレジスタSRからのそれぞれの出
力信号を入力とするアンドゲートである。CPは
ランダムアクセスメモリーRAMにおける数値情
報信号の１桁を読出す時間に同期して発生するク
ロツクパルスであり、上述したレジスタSRにお
けるインバータ出力信号の保持を制御している。

つぎに、この回路の動作を説明するに、まず、
入力数値情報信号を一旦記憶したランダムアクセ
スメモリーRAMに読出し命令を加えて、数値情
報信号の上位桁から４ビツト１桁信号を並列に同
様に出力するものとし、それら４ビツト１桁信号
を第１図示の構成におけると同時の音声信号発声
器SGに入力させるとともに、オアゲートORにも
入力させ、それら４ビツト１桁信号に零以外の数
値があつたときすなわち４ビツトの内１ビツトで
も“１”ならオアゲートORの高レベル出力信号
“１”によりフリツプフロツプＦをセツトする。
一方、インバータIN２は上述した４ビツト並列
信号がすべて零であつたときのオアゲート出力
“０”を反転させた反転出力信号“１”をレジス
タSRに入力させ、４ビツト零信号の状態を１桁
読出し時間だけ保持する。したがつて、アンドゲ
ートＧ３においては、有効桁信号が出現してフリ
ツプフロツプＦの出力信号が“１”となり、以
後、４ビツトゼロの状態が出現し、SRに記憶さ
れるとともに引続く４ビツト並列信号の各ビツト
が同様にすべて零であつたときすなわちインバー
タIN２の出力信号およびレジスタSRの出力信号
およびＦ出力信号がともに“１”となつたとき、
高レベルのアンドゲート出力信号“１”を発生さ
せ、零桁が２桁連続していることを判別する。こ
のアンドゲート出力信号“１”により前述した音
声信号発生器SG中の特定音格納用ROMを駆動し
て「ツーゼロ」等の特定音を発生させることがで
きる。例えば前述の例示の数値情報は「イチ・ツ
−ゼロ・ツーゼロ・ニ・ツーゼロ・ゼロ」等と発
声させる。あるいは「フタケタトンデ」と発声さ
せてもよい。

上述した構成の連続２桁零判別回路について
は、レジスタSRを２ビツト分設けて、アンドゲ
ートＧ３にレジスタSRの各ビツトを印加した４
入力アンドゲートに構成すれば、三連続零桁を判
別することができ、この場合「スリーゼロ」等と
発声させる。また第１実施例と同様に例えば「オ
ク」、「マン」、「サウザンド」、「ミリオン」等の桁
単位の音声の読上げも行なわせるようにすること
はこのアンドゲートＧ３に特定桁指定信号を印加
することによつてできる。

以上の説明から明らかなとおり、本発明によれ
ば、簡単な回路構成によつて、数字入力結果や演
算結果の数値を即応して筆記しやすいように読上
げ得る音声出力の可能な電子機器を実現すること
ができる。

【図面の簡単な説明】

第１図は本発明電子機器の一例を示すブロツク
線図、および第２図は他の構成の一例を示すブロ
ツク線図である。 Ｍ……数値情報格納器、NOR……ノアゲー
ト、SG……音声信号発生器、RAM……ランダム
アクセスメモリー、OR……オアゲート、Ｆ……
フリツプフロツプ、IN１，IN２……インバー
タ、SR……レジスタ、Ｇ１，Ｇ２，Ｇ３……ア
ンドゲート。

Claims (1)

1. 【特許請求の範囲】 １ 数値情報を電子的に発声する電子機器におい
   て、前記数値における零桁が複数連続しているこ
   とを検出する検出手段と、その検出手段による検
   出出力に応じて特定音を発生させるための特定音
   発生手段とを備えたことを特徴とする電子機器。 ２ 前記特定音発生手段は「ヨンケタトンデ」、
   「ツーゼロ」等の音声を出力することを特徴とす
   る特許請求の範囲第１項記載の電子機器。