JPH06230084A - シリアルパターン発生器 - Google Patents
シリアルパターン発生器Info
- Publication number
- JPH06230084A JPH06230084A JP5013216A JP1321693A JPH06230084A JP H06230084 A JPH06230084 A JP H06230084A JP 5013216 A JP5013216 A JP 5013216A JP 1321693 A JP1321693 A JP 1321693A JP H06230084 A JPH06230084 A JP H06230084A
- Authority
- JP
- Japan
- Prior art keywords
- data
- storage unit
- parallel
- serial
- bit length
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 シリアルデータをパラレルデータとして記憶
部への書き込みが容易で、異なるビット長のパラレルデ
ータに対応してシリアルデータを送出することができる
シリアルパターン発生器を実現することを目的にする。 【構成】 本発明は、異なるビット長のパラレルデータ
を記憶する第１の記憶部と、この第１の記憶部に記憶さ
れているパラレルデータに対応するビット長データを記
憶する第２の記憶部と、第１の記憶部から読みだされた
パラレルデータをシリアルデータに変換し出力するパラ
レル／シリアル変換部と、第２の記憶部からビット長デ
ータを受け取り、ビット長データに対応する第１の記憶
部に記憶されているパラレルデータを、ビット長に区切
り、パラレル／シリアル変換部の出力する次のデータの
アドレスを第１の記憶部と第２の記憶部とに与えるアド
レス指示部と、を有することを特徴とするものである。
部への書き込みが容易で、異なるビット長のパラレルデ
ータに対応してシリアルデータを送出することができる
シリアルパターン発生器を実現することを目的にする。 【構成】 本発明は、異なるビット長のパラレルデータ
を記憶する第１の記憶部と、この第１の記憶部に記憶さ
れているパラレルデータに対応するビット長データを記
憶する第２の記憶部と、第１の記憶部から読みだされた
パラレルデータをシリアルデータに変換し出力するパラ
レル／シリアル変換部と、第２の記憶部からビット長デ
ータを受け取り、ビット長データに対応する第１の記憶
部に記憶されているパラレルデータを、ビット長に区切
り、パラレル／シリアル変換部の出力する次のデータの
アドレスを第１の記憶部と第２の記憶部とに与えるアド
レス指示部と、を有することを特徴とするものである。
Description
【０００１】
【産業上の利用分野】本発明は、Ｄ／Ａ（デジタル／ア
ナログ）変換機能を含んで構成されるＬＳＩなどの試験
対象の試験を行う試験装置のシリアルパターン発生器に
関し、更に詳しくは、試験対象に与えるデータの発生を
操作性よく行えるようにしたシリアルパターン発生器に
関するものである。
ナログ）変換機能を含んで構成されるＬＳＩなどの試験
対象の試験を行う試験装置のシリアルパターン発生器に
関し、更に詳しくは、試験対象に与えるデータの発生を
操作性よく行えるようにしたシリアルパターン発生器に
関するものである。
【０００２】
【従来の技術】従来、Ｄ／Ａ変換機能を含むＬＳＩの試
験を行うＬＳＩテスタのメモリは、例えば、図３に示す
ようにＬＳＩに与えるデータであるＤＳＰ（デジタルシ
グナルプロセッサ）で演算処理されたデータを格納して
いる。図において、メモリは、１つのアドレスに対し８
ビット格納することができる。そして、メモリは、５ビ
ットで１コードのデータを連続的に格納している。この
１コードのデータをＤ／Ａ変換器の試験のためのデジタ
ルデータとする。これらのデータ群によりＤ／Ａ変換を
行うと、例えば図４に示すような波形を形成する。ここ
で、×はデジタルデータが波形のどの部分を形成してい
るかを示す。
験を行うＬＳＩテスタのメモリは、例えば、図３に示す
ようにＬＳＩに与えるデータであるＤＳＰ（デジタルシ
グナルプロセッサ）で演算処理されたデータを格納して
いる。図において、メモリは、１つのアドレスに対し８
ビット格納することができる。そして、メモリは、５ビ
ットで１コードのデータを連続的に格納している。この
１コードのデータをＤ／Ａ変換器の試験のためのデジタ
ルデータとする。これらのデータ群によりＤ／Ａ変換を
行うと、例えば図４に示すような波形を形成する。ここ
で、×はデジタルデータが波形のどの部分を形成してい
るかを示す。
【０００３】上記のようなデータを格納するメモリか
ら、Ｄ／Ａ変換機能を有するＬＳＩに被試験信号として
のデータを与える場合、データをパラレルデータからシ
リアルデータへ変換する必要がある。このような場合、
従来はセレクタによりパラレル／シリアル変換を行って
いた。このため、ＤＳＰは、出力データをどのようにメ
モリに配置するかを長い時間かけて検討する必要があっ
た。以上の対策として、ＬＳＩに送出するデータの１コ
ードのビット長と同一の記憶部を設ける構成が考えられ
る。しかし、ＬＳＩに制御データと波形を形成するため
のデジタルデータとを送出するとき、制御データとデジ
タルデータとのビット長が異なる場合があり、上記の対
策がとれないという問題点があった。
ら、Ｄ／Ａ変換機能を有するＬＳＩに被試験信号として
のデータを与える場合、データをパラレルデータからシ
リアルデータへ変換する必要がある。このような場合、
従来はセレクタによりパラレル／シリアル変換を行って
いた。このため、ＤＳＰは、出力データをどのようにメ
モリに配置するかを長い時間かけて検討する必要があっ
た。以上の対策として、ＬＳＩに送出するデータの１コ
ードのビット長と同一の記憶部を設ける構成が考えられ
る。しかし、ＬＳＩに制御データと波形を形成するため
のデジタルデータとを送出するとき、制御データとデジ
タルデータとのビット長が異なる場合があり、上記の対
策がとれないという問題点があった。
【０００４】
【発明が解決しようとする課題】本発明の目的は、シリ
アルデータをパラレルデータとして記憶部への書き込み
が容易で、異なるビット長のパラレルデータに対応して
シリアルデータを送出することができるシリアルパター
ン発生器を実現することにある。
アルデータをパラレルデータとして記憶部への書き込み
が容易で、異なるビット長のパラレルデータに対応して
シリアルデータを送出することができるシリアルパター
ン発生器を実現することにある。
【０００５】
【課題を解決するための手段】本発明は、異なるビット
長のパラレルデータを記憶する第１の記憶部と、この第
１の記憶部に記憶されているパラレルデータに対応する
ビット長データを記憶する第２の記憶部と、前記第１の
記憶部から読みだされたパラレルデータをシリアルデー
タに変換し出力するパラレル／シリアル変換部と、前記
第２の記憶部からビット長データを受け取り、ビット長
データに対応する前記第１の記憶部に記憶されているパ
ラレルデータを、ビット長に区切り、前記パラレル／シ
リアル変換部の出力する次のデータのアドレスを第１の
記憶部と第２の記憶部とに与えるアドレス指示部と、を
有することを特徴とするものである。
長のパラレルデータを記憶する第１の記憶部と、この第
１の記憶部に記憶されているパラレルデータに対応する
ビット長データを記憶する第２の記憶部と、前記第１の
記憶部から読みだされたパラレルデータをシリアルデー
タに変換し出力するパラレル／シリアル変換部と、前記
第２の記憶部からビット長データを受け取り、ビット長
データに対応する前記第１の記憶部に記憶されているパ
ラレルデータを、ビット長に区切り、前記パラレル／シ
リアル変換部の出力する次のデータのアドレスを第１の
記憶部と第２の記憶部とに与えるアドレス指示部と、を
有することを特徴とするものである。
【０００６】
【作用】このような本発明では、アドレス指示部は、第
１の記憶部の記憶するパラレルデータに対応するビット
長データを記憶する第２の記憶部からビット長データを
読み込む。そして、パラレル／シリアル変換部にシリア
ルデータとして変換を行い送出する第１の記憶部のパラ
レルデータを与えるため、アドレスを第１の記憶部と第
２の記憶部とに与える。
１の記憶部の記憶するパラレルデータに対応するビット
長データを記憶する第２の記憶部からビット長データを
読み込む。そして、パラレル／シリアル変換部にシリア
ルデータとして変換を行い送出する第１の記憶部のパラ
レルデータを与えるため、アドレスを第１の記憶部と第
２の記憶部とに与える。
【０００７】
【実施例】以下図面を用いて本発明を説明する。図１は
本発明の一実施例を示した構成図である。図において、
１は第１の記憶部で、異なるビット長のパラレルデータ
（あるいはパターンデータともいう）を記憶する。２は
第２の記憶部で、第１の記憶部１に記憶されているパラ
レルデータに対応するビット長データを記憶する。例え
ば、第１の記憶部１と第２の記憶部２のアドレスが０の
内容は、それぞれ１６ビットのパラレルデータと、”１
５”とである。アドレスが１の内容は、それそれ４ビッ
トのパラレルデータと、”３”とである。つまり、第１
の記憶部１における１つのアドレスに記憶される有効デ
ータのビット数が、第２の記憶部２における第１の記憶
部１と同じアドレスに記憶される数である。上記の例
で、”１５”はビット長”１６”を意味し、”３”はビ
ット長”４”を意味する。３はパラレル／シリアル変換
部で、第１の記憶部１から読みだされたパラレルデータ
をシリアルデータに変換し出力する。４はアドレス指示
部で、第２の記憶部２からビット長データを受け取り、
ビット長データに対応する第１の記憶部１に記憶されて
いるパラレルデータを、ビット長に区切る。そして、パ
ラレル／シリアル変換部３の出力する次のデータのアド
レスを第１の記憶部１と第２の記憶部２とに与える。ア
ドレス指示部４において、４１はカウンタで、第２の記
憶部２からビット長データを受け取り、ビット長データ
分のダウンカウントを行うとともにパラレル／シリアル
変換部３にカウント値を出力する。そして、カウント値
が”０”のときはカウントクロックを出力する。４２は
アドレスジェネレータで、カウンタ４１からのカウント
クロックを受け取り、パラレル／シリアル変換部３が出
力する次のデータのアドレスを第１の記憶部１と第２の
記憶部２とに与える。
本発明の一実施例を示した構成図である。図において、
１は第１の記憶部で、異なるビット長のパラレルデータ
（あるいはパターンデータともいう）を記憶する。２は
第２の記憶部で、第１の記憶部１に記憶されているパラ
レルデータに対応するビット長データを記憶する。例え
ば、第１の記憶部１と第２の記憶部２のアドレスが０の
内容は、それぞれ１６ビットのパラレルデータと、”１
５”とである。アドレスが１の内容は、それそれ４ビッ
トのパラレルデータと、”３”とである。つまり、第１
の記憶部１における１つのアドレスに記憶される有効デ
ータのビット数が、第２の記憶部２における第１の記憶
部１と同じアドレスに記憶される数である。上記の例
で、”１５”はビット長”１６”を意味し、”３”はビ
ット長”４”を意味する。３はパラレル／シリアル変換
部で、第１の記憶部１から読みだされたパラレルデータ
をシリアルデータに変換し出力する。４はアドレス指示
部で、第２の記憶部２からビット長データを受け取り、
ビット長データに対応する第１の記憶部１に記憶されて
いるパラレルデータを、ビット長に区切る。そして、パ
ラレル／シリアル変換部３の出力する次のデータのアド
レスを第１の記憶部１と第２の記憶部２とに与える。ア
ドレス指示部４において、４１はカウンタで、第２の記
憶部２からビット長データを受け取り、ビット長データ
分のダウンカウントを行うとともにパラレル／シリアル
変換部３にカウント値を出力する。そして、カウント値
が”０”のときはカウントクロックを出力する。４２は
アドレスジェネレータで、カウンタ４１からのカウント
クロックを受け取り、パラレル／シリアル変換部３が出
力する次のデータのアドレスを第１の記憶部１と第２の
記憶部２とに与える。
【０００８】このような装置の動作を以下で説明する。
図２は図１の装置の動作を示したタイムチャートであ
る。図において、（ａ）はクロック、（ｂ）はカウンタ
４１のカウント値、（ｃ）はカウンタ４１が出力するカ
ウントクロック、（ｄ）は第１の記憶部１と第２の記憶
部２とに与えるアドレスデータ、（ｅ）は第１の記憶部
１から読みだされるパラレルデータであるパターンデー
タ、（ｆ）は発生器が出力するシリアルデータである。
カウンタ４１にクロックが入力され、カウント値が”
０”になると、カウントクロックが立ち上がる。そし
て、カウントクロックにより、アドレスジェネレータ４
２は、アドレスを１つ進めて、第１の記憶部１と第２の
記憶部２とに送出する。このとき、アドレスデータをｎ
（ｎ：整数）になる。第１の記憶部１は、有効データが
４ビットのパターンデータを送出する。第２の記憶部２
は、ビット長データ”３”を送出する。カウンタ４１は
次のクロックで、カウント値”３”からカウントを開始
し、カウント値”３”をパラレル／シリアル変換部３に
送出する。パラレル／シリアル変換部３はカウント値”
３”を受け取って、パターンデータの３ビット目のデー
タ”Ｄ３”を送出する。そして、次のクロックで、カウ
ンタ４１はダウンカウントし、カウント値を”２”とす
る。パラレル／シリアル変換部３はカウント値”２”を
受け取って、パターンデータの２ビット目のデータ”Ｄ
２”を送出する。これらの動作をカウント値”１，０”
と行い、カウント値”０”のとき、カウントクロックが
立ち上がる。そして、カウントクロックにより、アドレ
スジェネレータ４２は、アドレスを１つ進めて、第１の
記憶部１と第２の記憶部２とに送出する。以上の動作を
繰り返す。このように、異なるビット長のパラレルデー
タに対応するビット長データを記憶する記憶部を設けた
ので、異なるビット長のパラレルデータに対応してシリ
アルデータを送出することができる。
図２は図１の装置の動作を示したタイムチャートであ
る。図において、（ａ）はクロック、（ｂ）はカウンタ
４１のカウント値、（ｃ）はカウンタ４１が出力するカ
ウントクロック、（ｄ）は第１の記憶部１と第２の記憶
部２とに与えるアドレスデータ、（ｅ）は第１の記憶部
１から読みだされるパラレルデータであるパターンデー
タ、（ｆ）は発生器が出力するシリアルデータである。
カウンタ４１にクロックが入力され、カウント値が”
０”になると、カウントクロックが立ち上がる。そし
て、カウントクロックにより、アドレスジェネレータ４
２は、アドレスを１つ進めて、第１の記憶部１と第２の
記憶部２とに送出する。このとき、アドレスデータをｎ
（ｎ：整数）になる。第１の記憶部１は、有効データが
４ビットのパターンデータを送出する。第２の記憶部２
は、ビット長データ”３”を送出する。カウンタ４１は
次のクロックで、カウント値”３”からカウントを開始
し、カウント値”３”をパラレル／シリアル変換部３に
送出する。パラレル／シリアル変換部３はカウント値”
３”を受け取って、パターンデータの３ビット目のデー
タ”Ｄ３”を送出する。そして、次のクロックで、カウ
ンタ４１はダウンカウントし、カウント値を”２”とす
る。パラレル／シリアル変換部３はカウント値”２”を
受け取って、パターンデータの２ビット目のデータ”Ｄ
２”を送出する。これらの動作をカウント値”１，０”
と行い、カウント値”０”のとき、カウントクロックが
立ち上がる。そして、カウントクロックにより、アドレ
スジェネレータ４２は、アドレスを１つ進めて、第１の
記憶部１と第２の記憶部２とに送出する。以上の動作を
繰り返す。このように、異なるビット長のパラレルデー
タに対応するビット長データを記憶する記憶部を設けた
ので、異なるビット長のパラレルデータに対応してシリ
アルデータを送出することができる。
【０００９】なお、本発明はこれに限定されるものでは
なく、パラレル／シリアル変換部は、クロックでパラレ
ルデータを順番にシリアルデータとして送出する構成に
してもよい。その場合、アドレス指示部を、パラレル／
シリアル変換部にカウント値を与える代わりに、パラレ
ル／シリアル変換部が次に送出するパラレルデータを読
み込む信号であるロード信号を与える構成にすればよ
い。
なく、パラレル／シリアル変換部は、クロックでパラレ
ルデータを順番にシリアルデータとして送出する構成に
してもよい。その場合、アドレス指示部を、パラレル／
シリアル変換部にカウント値を与える代わりに、パラレ
ル／シリアル変換部が次に送出するパラレルデータを読
み込む信号であるロード信号を与える構成にすればよ
い。
【００１０】
【発明の効果】本発明によれば、以下のような効果があ
る。異なるビット長のパラレルデータに対応するビット
長データを記憶する記憶部を設けたので、異なるビット
長のパラレルデータに対応してシリアルデータを送出す
ることができる。また、異なるビット長のパラレルデー
タに対応してシリアルデータを送出できるので、記憶部
の１つのアドレスに１つのデータを記憶できる。つま
り、アドレス１つに対して、１つのデータを記憶部に格
納するので、記憶部へのデータの書き込みが容易に行え
る。
る。異なるビット長のパラレルデータに対応するビット
長データを記憶する記憶部を設けたので、異なるビット
長のパラレルデータに対応してシリアルデータを送出す
ることができる。また、異なるビット長のパラレルデー
タに対応してシリアルデータを送出できるので、記憶部
の１つのアドレスに１つのデータを記憶できる。つま
り、アドレス１つに対して、１つのデータを記憶部に格
納するので、記憶部へのデータの書き込みが容易に行え
る。
【図１】本発明の一実施例を示した構成図である。
【図２】図１の装置の動作を示したタイムチャートであ
る。
る。
【図３】従来の装置のメモリの構成図である。
【図４】Ｄ／Ａ変換器による波形図である。
１ 第１の記憶部 ２ 第２の記憶部 ３ パラレル／シリアル変換部 ４ アドレス指示部
Claims (1)
- 【請求項１】 異なるビット長のパラレルデータを記憶
する第１の記憶部と、 この第１の記憶部に記憶されているパラレルデータに対
応するビット長データを記憶する第２の記憶部と、 前記第１の記憶部から読みだされたパラレルデータをシ
リアルデータに変換し出力するパラレル／シリアル変換
部と、 前記第２の記憶部からビット長データを受け取り、ビッ
ト長データに対応する前記第１の記憶部に記憶されてい
るパラレルデータを、ビット長に区切り、前記パラレル
／シリアル変換部の出力する次のデータのアドレスを第
１の記憶部と第２の記憶部とに与えるアドレス指示部
と、を有することを特徴とするシリアルパターン発生
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5013216A JPH06230084A (ja) | 1993-01-29 | 1993-01-29 | シリアルパターン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5013216A JPH06230084A (ja) | 1993-01-29 | 1993-01-29 | シリアルパターン発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06230084A true JPH06230084A (ja) | 1994-08-19 |
Family
ID=11826969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5013216A Pending JPH06230084A (ja) | 1993-01-29 | 1993-01-29 | シリアルパターン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06230084A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006022087A1 (ja) * | 2004-08-23 | 2006-03-02 | Advantest Corporation | 試験装置及び試験方法 |
| JP2011015145A (ja) * | 2009-07-01 | 2011-01-20 | Tektronix Internatl Sales Gmbh | データ生成装置 |
-
1993
- 1993-01-29 JP JP5013216A patent/JPH06230084A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006022087A1 (ja) * | 2004-08-23 | 2006-03-02 | Advantest Corporation | 試験装置及び試験方法 |
| US7500148B2 (en) | 2004-08-23 | 2009-03-03 | Advantest Corporation | Test apparatus and testing method |
| JP2011015145A (ja) * | 2009-07-01 | 2011-01-20 | Tektronix Internatl Sales Gmbh | データ生成装置 |
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