JPS6130452B2 - - Google Patents

Description

【発明の詳細な説明】

この発明は電流ミラー回路と電流スイツチ回路
とを組合せて構成した新規なＤ―Ａ変換回路に関
する。 デイジタル信号をアナログ信号に変換するため
のＤ―Ａ変換回路としては、従来、ラダー抵抗を
用いた形式のものが一般的である。しかしながら
このようなＤ―Ａ変換回路ではその変換精度が抵
抗そのものの精度に大きく影響されるため、８ビ
ツト程度までのデイジタル信号を取り扱うことが
限界であつた。また、従来、変換精度を高めるた
めに抵抗を高精度のものにしようとすると、回路
を集積化する場合の抵抗の面積が大きなものとな
り、チツプサイズが大型化する欠点があつた。 この発明は上記のような事情を考慮してなされ
たものであり、その目的は、高精度の変換が可能
であるとともに集積化した場合のチツプサイズの
小型化を図ることができるＤ―Ａ変換回路を提供
することにある。 以下、図面を参照してこの発明の一実施例を説
明する。第１図はこの発明を４ビツトのＤ―Ａ変
換回路に実施した場合のブロツク構成図である。
図において１_１〜１_４はそれぞれ電流ミラー回路
である。これら４個の各電流ミラー回路１_１〜１
_４それぞれは第１の端子２_１、第２の端子２_２、
第３の端子２_３を有している。また、上記各電流
ミラー回路１_１〜１_４は、各第１の端子２_１に所
定電流が入力されると、各第２の端子２_２からこ
の入力電流に等しい（入力電流に１を乗じた）電
流を出力するとともに各第３の端子から入力電流
の２倍の電流（入力電流と第２の端子２_２の出力
電流との和電流）を出力するようになつている。
また、上記各電流ミラー回路１_１〜１_４は、各第
３の端子２_３に所定電流が入力されると、各第
１，第２の端子２_１，２_２それぞれからこの入力
電流の半分の電流を出力するようになつている。
上記４個の電流ミラー回路１_１〜１_４は、１個の
電流ミラー回路１_１の第３の端子２_３を他の電流
ミラー回路１_２の第１の端子２_１に接続する如く
順次接続され多段縦続接続される。そして最前段
に位置する電流ミラー回路１_１の第１の端子２_１
と正極性の電源電圧Ｖ_CC印加点との間には、電流
Ｉを出力する電流源３が挿入され、また最後段に
位置する電流ミラー回路１_４の第３の端子２_３は
基準電位点（接地電位点）に接続される。 さらに第１図において、４_１〜４_４はそれぞれ
電流スイツチ回路である。これら各電流スイツチ
回路４_１〜４_４には上記各電流ミラー回路１_１〜
１_４の第２の端子２_２が接続されている。そして
上記各電流スイツチ回路４_１〜４_４は、供給され
る４ビツトのデイジタル入力信号の各ビツト信号
a₀，a₁，a₂，a₃の論理状態に応じて、上記各第２
の端子２_２を、アナログ信号出力端子５あるいは
上記Ｖ_CC印加点に選択的に切換接続するようにな
つている。 第２図は上記第１図の実施例回路を具体的に示
したものである。図示するように前記各電流ミラ
ー回路１_１〜１_４はNPNトランジスタ１１，１
２のベースどおしおよびエミツタどおしそれぞれ
接続するとともに、一方のトランジスタ１１のベ
ース、コレクタ間を短絡して構成され、トランジ
スタ１１のコレクタが前記第１の端子２_１に、ト
ランジスタ１２のコレクタが前記第２の端子２_２
に、トランジスタ１１，１２のエミツタ共通接続
点が前記第３の端子２_３にそれぞれ相当してい
る。 また、前記各電流スイツチ回路４_１〜４_４は、
NPNトランジスタ１３，１４のエミツタどおし
を接続し、この接続点を各電流ミラー回路１_１〜
１_４の第２の端子２_２に接続し、一方のトランジ
スタ１３のコレクタをＶ_CC印加点に接続するとと
もに他方のトランジスタ１４のコレクタを出力端
子５に接続することによつて構成されている。そ
して上記電流スイツチ回路４_１〜４_４の各トラン
ジスタ１４のベースには各ビツト信号a₀，a₁，
a₂，a₃が供給され、各トランジスタ１３のベース
にはＶ_CCよりも低い正極性の基準電圧Ｖ_refが並
列的に供給される。 上記回路において、各電流スイツチ回路４_１〜
４_１内のいずれか一方のトランジスタがオンして
いれば、電流源３の出力電流がＩであるため、電
流ミラー回路１_１の第２の端子２_２にはＩなる電
流が流入するとともに、第３の端子２_３からはＩ
の２倍の電流2Iが流出する。この2Iの電流は次の
電流ミラー回路１_２の第１の端子２_１への入力電
流となるため、この回路１_２の第２の端子２_２に
は2Iなる電流が流入するとともに第３の端子２_３
からは2Iの２倍の電流4Iが流出する。同様にこの
4Iの電流は次の電流ミラー回路１_３の第１の端子
２_１への入力電流となるため、この回路１_３の第
２の端子２_２には4Iなる電流が流入するとともに
第３の端子２_３からは4Iの２倍の電流8Iが流出す
る。さらに同様にこの8Iの電流は次の電流ミラー
回路１_４の入力電流となるため、この回路１_４の
第２の端子２_２には8Iなる電流が流入する。 次に第２図のように構成された回路の動作を第
３図に示すタイミングチヤートを用いて説明す
る。いまデイジタル入力信号が「０」すなわち各
ビツト信号a₀，a₁，a₂，a₃がすべて論理０レベル
（接地レベルに対応）の場合、各電流スイツチ回
路４_１〜４_４のトランジスタ１３がすべてオンす
る。 この結果、各電流ミラー回路１_１〜１_４の第２
の端子２_２それぞれに流入する電流は上記オンし
ているトランジスタ１３を介して流れるため、出
力端子５に流れる出力電流Ｉ_putは０になる。 次に最下位のビツト信号a₀が論理１レベルにな
り、デイジタル入力信号が「１」の状態になる
と、電流スイツチ回路４_１内のトランジスタ１４
がオンし、いままでオンしていたトランジスタ１
３がオフする。 この結果、電流ミラー回路１_１の第２の端子２
_２に流入する電流Ｉは上記オンしているトランジ
スタ１４を介して流れるため、出力端子５に流れ
る出力電流Ｉ_putはＩになる。 次にビツト信号a₁が論理１レベルになり、デイ
ジタル入力信号が「２」の状態になると、電流ス
イツチ回路４_２内のトランジスタ１４がオンし、
いままでオンしていたトランジスタ１３がオフす
る。 この結果、電流ミラー回路１_２の第２の端子２
_２に流入する電流2Iは上記オンしているトランジ
スタ１４を介して流れるため、出力端子５に流れ
る出力電流Ｉ_putは2Iになる。 さらに、次にビツト信号a₀，a₁がともに論理１
レベルになり、デイジタル入力信号が「３」の状
態になると、電流スイツチ回路４_１，４_２内の各
トランジスタ１４がオンする。この結果、電流ミ
ラー回路１_１，１_２の各第２の端子２_２に流入す
る電流Ｉ，2Iは上記オンしている各トランジスタ
１４を介して流れるため、出力端子５に流れる出
力電流Ｉ_putはＩと2Iとを加算した3Iになる。 以下、デイジタル入力信号が「１」ずつ増加す
るのに伴なつて、出力端子５に流れる出力電流Ｉ
_putは第３図に示すように順次Ｉずつ増加してい
く。そして、すべてのビツト信号a₀，a₁，a₂，a₃
が論理１レベルとなり、デイジタル入力信号が
「15」の状態になると、すべての電流スイツチ回
路４_１〜４_４内の各トランジスタ１４がオンす
る。この結果、電流ミラー回路１_１〜１_４の各第
２の端子２_２に流入する電流Ｉ，2I，4I，8Iは上
記オンしている各トランジスタ１４を介して流れ
るため、出力端子５に流れる出力電流Ｉ_putは
Ｉ，2I，4I，8Iを加算した15Iになる。ここで出力
端子５に流れる電流Ｉ_putの一般式は次のように
なる。 Ｉ_put＝（a₀＋2a₁＋4a₂＋8a₃）Ｉ ……(1) 上記(1)式はＩ_putが４ビツトのデイジタル入力
信号に比例して得られるアナログ量であることを
示している。また、下記の表は上記(1)式をもと
にして、デイジタル入力信号に対するＩ_putをま
とめて示したものである。したがつて、デイジタ
ル入力信号はアナログ信号に変換されたことにな
る。

【表】 ところで、上記実施例回路では抵抗を一切用い
ていないので、集積化した場合のチツプサイズを
極めて小型にすることができる。たとえば四辺の
各辺の長さが0.7mm〜0.8mmのシリコン基板上に集
積可能である。 下記の表は上記第２図に示す実施例回路にお
いて、Ｖ_CC＝14（Ｖ），Ｖ_ref＝７（Ｖ），Ｉ＝32.9
（μＡ）の条件のもとにデイジタル入力信号を与
えて、実際のアナログ出力電流Ｉ_putを測定した
結果をまとめて示したものであり、これと合せて
計算値（理論値）および誤差率をまとめて示して
ある。なお、上記実測値をＡ、計算値をＢとする
と誤差率Ｃは次の式で与えられる。 Ｃ＝Ａ−Ｂ／Ｂ×100（％） ……(2)

【表】 また、第４図は上記測定結果を図示したもので
あり、横軸には経過時間ｔ（sec）が、縦軸には
出力電流Ｉ_put（μＡ）がそれぞれとられてい
る。 上記測定結果から明らかなように、すべてのデ
イジタル入力信号範囲にわたつて誤差率は±10
（％）以内に納まつている。この値はこの実施例
回路が比較的簡単な構成であるにもかかわらず十
分高い変換精度をもつているといえる。 次に上記第２図に示す実施例回路の誤差解析を
行なう。いま各電流ミラー回路１_１〜１_４の電流
伝達比を（１−２／β）とする。ただし、βは各トラ ンジスタ１１，１２のエミツタ接地電流増幅率で
ある。すると、各電流ミラー回路１_１〜１_４の第
２の端子２_２に流入する電流はそれぞれＩ，2I，
4I，8Iとはならず、それぞれ（１−２／β）Ｉ，（２ −４／β）Ｉ，（４−１４／β）Ｉ，（８−３６／β）
Ｉとなる。し たがつてこのときのそれぞれの誤差率は−２／β，− ２／β，−３．５／β，−４．５／βとなる。いまβを
100とすると各 ビツトにおける出力電流の誤差は−２（％），−２
（％），−3.5（％），−4.5（％）となる。 下記の表は所定のデイジタル入力信号に対す
る前記実測時における誤差率と、上記計算による
誤差率とを合せて示したものである。

【表】 上記表から明らかなように、上位ビツトにな
る程両誤差率間のずれが大きくなつてくる。これ
は、上位ビツトの誤差がβによつてのみ決められ
るものではないことを示している。すなわち、上
記表から分かるように、上位ビツトでは理論値
よりも大きな電流が流れている。これはたとえば
最上位ビツトすなわち電流ミラー回路１_４の一方
のトランジスタ１２のコレクタエミツタ間電圧
が、他のビツトたとえば電流ミラー回路１_３の一
方のトランジスタ１２のコレクタ，エミツタ間電
圧よりも大きくなり、これにより電流ミラー回路
１_４のトランジスタ１２のアーリー効果が大きく
なるためである。 第５図はこの発明の他の実施例の回路構成図で
あり、この実施例回路では上記アーリー効果によ
る影響をなくすため電流ミラー回路としてウイル
ソンソース回路と称されるものを用いたものであ
る。すなわち、図示するように各電流ミラー回路
２１_１〜２１_４は、NPNトランジスタ３１，３
２のベースどおしおよびエミツタどおしそれぞれ
を接続するとともに、一方のトランジスタ３２の
のベース，コレクタ間を短絡し、さらにトランジ
スタ３１，３２の各コレクタにもう１個のNPN
トランジスタ３３のベース，エミツタをそれぞれ
接続して構成され、トランジスタ３１のコレクタ
が前記第１の端子２_１に、トランジスタ３３のコ
レクタが前記第２の端子２_２に、トランジスタ３
１，３２のエミツタ共通接続点が前記第３の端子
２_３に相当している。 さらに、この実施例回路では各電流スイツチ回
路４_１〜４_４の精度を高めるために、前記単一の
トランジスタ１３，１４の代りにそれぞれダーリ
ントン接続されたNPNトランジスタ３４，３５
および３６，３７が用いられている。このような
構成とすることにより出力電流Ｉ_putの誤差率は
±１（％）程度にすることができる。 第６図はこの発明のさらに他の実施例の回路構
成図である。上記第２図に示す実施例回路におい
て電流源３はＶ_CC印加点と電流ミラー回路１_１の
第１の端子２_１との間に挿入していたが、この実
施例回路では電流ミラー回路１_４の第３の端子と
基準電位点との間に挿入したものである。このた
め４個の電流ミラー回路１_１〜１_４は、１個の電
流ミラー回路１_１の第３の端子２_３を他の電流ミ
ラー回路１_２の第２の端子２_２に接続する如く順
次接続され多段縦続接続されている。そして各段
の電流ミラー回路１_１〜１_４の第１の端子２_１は
対応する各電流スイツチ回路４_１〜４_４に接続さ
れている。 上記回路において、電流源３の出力電流がＩで
あるため、電流ミラー回路１_４の第１，第２の端
子２_１，２_２にはそれぞれＩの半分の電流Ｉ／２
が流入する。このＩ／２の電流は電流ミラー回路
１_３の第３の端子２_３の入力電流となるため、こ
の回路１_３の第１，第２の端子２_１，２_２にはそ
れぞれＩ／２の半分の電流Ｉ／４が流入する。同
様にこのＩ／４の電流は電流ミラー回路１_２の第
３の端子２_３の入力電流となるため、この回路１
_２の第１，第２の端子２_１，２_２にはそれぞれ
Ｉ／４の半分の電流Ｉ／８が流入する。さらに同
様にこのＩ／８の電流は電流ミラー回路１_１の第
３の端子２_３の入力電流となるため、この回路１
_１の第１の端子２_１にはＩ／８の半分の電流Ｉ／
16が流入する。この結果、出力端子５に流れる出
力電流Ｉ_putは次の式で与えられる。 Ｉ_put＝（a₀＋2a₁＋4a₂＋8a₃）Ｉ／１６ ……(3) 上記(3)式はその係数項のみが前記(1)式と異なつ
ているだけであり、この実施例回路においてもＩ
_putが４ビツトのデイジタル入力信号に比例して
得られるアナログ量であることを示している。ま
た、上記実施例と同様に抵抗を一切用いていない
ので、集積化した場合のチツプサイズを極めて小
型にすることができる。 なお、この発明は上記した実施例に限定される
ものではなく、たとえば上記実施例では４ビツト
のデイジタル入力信号をアナログ量である電流に
変換する場合について説明したが、これはデイジ
タル入力信号が４ビツトのものに限定されるもの
ではなく種々のビツト数のものに実施可能である
ことはいうまでもない。またアナログ量として電
流を得る場合について説明したが、適当なインピ
ーダンス素子を用いることによつて、簡単に電圧
として得ることもできる。さらに、上記実施例で
は各電流スイツチ回路４_１〜４_４の一方のトラン
ジスタ１３のベースに同一の基準電圧Ｖ_refを供
給する場合について説明したが、これは必ずしも
同一の基準電圧を供給する必要はなく、それぞれ
異なつた電圧にしてもよい。また、さらに第１図
に示す実施例回路では各電流ミラー回路１_１〜１
_４において、第２の端子２_２の出力電流は第１の
端子２_１への入力電流に１を乗じたものである場
合、すなわち各電流ミラー回路１_１〜１_４の電流
比を１：１に設定した場合について説明したが、
これは第７図に示すようにそれぞれの電流比を
１：１以外に設定してもよい。なお、この場合、
出力端子５に流れる電流Ｉ_putの一般は次のよう
になる。 Ｉ_put＝（a₀＋2a₁＋4a₂＋8a₃）2I ……(4) 以上説明したようにこの発明によれば、高精度
の変換が可能であるとともに集積化した場合のチ
ツプサイズの小型化を図ることができるＤ―Ａ変
換回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロツク構成
図、第２図はその具体的構成図、第３図は第２図
に示す回路の動作を示すタイミングチヤート、第
４図は第２図に示す回路の動作を示す波形図、第
５図および第６図はそれぞれこの発明の他の実施
例の回路構成図、第７図はこの発明の変形例のブ
ロツク構成図である。 １_１〜１_４，２１_１〜２１_４…電流ミラー回
路、３…電流源、４_１〜４_４…電流スイツチ回
路、１１〜１４，３１〜３７…NPNトランジス
タ。

Claims (1)

【特許請求の範囲】
1. １ 第１，第２，第３の端子をそれぞれ有し、第
   １の端子に電流が入力されこの入力電流に所定の
   比を乗じた値の電流を第２の端子から出力すると
   ともに入力電流とこの第２の端子からの出力電流
   の和の電流を第３の端子から出力し、前段の第３
   の端子に後段の第１の端子を接続する如く多段縦
   続接続される複数個の電流ミラー回路と、上記複
   数個のうち最前段に位置する電流ミラー回路の第
   １の端子に基準電流を入力する手段と、デイジタ
   ル信号の各ビツトに対応する上記各段の電流ミラ
   ー回路の第２の端子をそれぞれのビツト信号に応
   じてアナログ信号出力端子もしくは所定電位に選
   択的に接続する複数個の電流スイツチ回路とを具
   備し、上記各電流ミラー回路はそれぞれ第１ない
   し第３のトランジスタからなり、第１と第２のト
   ランジスタのベースどおしおよびエミツタどおし
   をそれぞれ共通接続し、第２のトランジスタのベ
   ース、コレクタ間を短絡し、第１と第２のトラン
   ジスタのコレクタに第３のトランジスタのベー
   ス、エミツタをそれぞれ接続して構成され、上記
   第１のトランジスタのコレクタを前記第１の端子
   に、上記第３のトランジスタのコレクタを前記第
   ２の端子に、上記第１と第２のトランジスタの共
   通エミツタを前記第３の端子にそれぞれしたこと
   を特徴とするＤ―Ａ変換回路。