JPS62100007A - Ｆｅｔ相補償回路におけるバイアス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＦＥＴを用いた相補供回路におけるバイアス回
路に関するものである。

〔従来技術〕

第２図は従来のＮ−Ｆ−ヤンネル接合型ＦＥＴとＰチャ
ンネル接合型ＦＥＴとを使用した相補供回路を示す図で
ある。同図において、１はＮチャンネル接合型ＦＥＴで
あり、２はＰチャンネル接合型ＦＥＴである。Ｎチャン
ネル接合型ＦＥＴＩの、ソースとＰチャンネル接合型Ｆ
ＥＴ２のソースとは抵抗器３，４を介して接続され、抵
抗器３と抵抗器４との接続点には出力端子に接続され、
Ｎチャンネル接合型ＦＥＴＩのベースとＰチャンネル接
合型ＦＥＴ２のベースは接読され、更にその一方端は入
力端子に接続きれている。なお、５は負荷の抵抗器であ
る。

上記構成の相補供回路において、入力端子に入力Ｖｉさ
れる入力電圧は出力端子から出力Ｖｏとして出力される
。

〔発明が解決しようとする問題点〕

しかしながら上記構成の相補供回路はＮチャンネル接合
型ＦＥＴＩ及びＰチャンネル接合型ＦＥＴ２のソースに
バイアス電圧を与えるバイアス回路の不備により、下記
に示すように出力に歪みが発生するという問題があった
。

上記第２図の回路において、ＦＥＴＩのドレイン電流を
１．、ＦＥＴ２のドレイン電流をＩｚ、ＦＥＴＩのソー
ス電圧をＶ、、ＦＥＴ２のソース電圧をｖ３．抵抗器５
に流れる電流をＩｓ、抵抗器３．４．５の抵抗値をそれ
ぞれＲ，＋＋Ｒｚ＋Ｒｓとし、ＦＥＴＩ及びＦＥＴ２の
ゲートとソースを短絡したときのそれぞれドレイン電流
をＬｓｓ＋＋ＩＤ５Ｓ２とし、史にドＬ・イン電流が流
れなくなるときのＦＥＴＩ及びＦＥＴ２のソース・ゲー
ト間電圧をそれぞれＶ　ＰＩ　＊　Ｖ　１２とすれば入
力電圧■、とＦＥＴＩのドレイン電流をＩ、とＦＥ　Ｔ
　２のドレイン電流を■、との関係は下式の如くなる。

Ｉ、＝ＩｏｓｓＩ／Ｌ＋”（Ｖｌ　　ＶＰＩ−Ｖｌ）”
　　　　　　■Ｌ＝Ｌｓｓ２／Ｖｒ％（ＶＩＶｐｘ　　
Ｖｔ）”　　　　　　■相補償回路の条件として Ｉｂ５ｓ＋／　Ｖ＋＋”＝Ｌｓｓｚ／　Ｖｐｔ”＝　ａ
と１れば」−２■及び０式は下式■及び■となる。

１１＝　ａ（Ｖｉ　　Ｖｐｔ　　Ｖｌ）”　　　　　　
　　　　■Ｉ４　＝　ａ　（Ｖ　ｉ　　Ｖｒｔ　　Ｖｆ
）”　　　　　　　　　　■ここで、 Ｖｌ＝　Ｖ、＋（＋／、−Ｖ０） ＝■。＋ＩＩＲ８ Ｖ、＝　Ｖ。−（Ｖ＝　　ＶＸ） ＝Ｖ、−ＩユＲ３ である（但しＶｏは出力型ＩＥ　）　ａ　ニーれらを上
記■、■式に代入（７−〔、 Ｌ＝ａ　（Ｖｌ　　Ｖｐｔ　　Ｖｏ　　Ｉ＋Ｒ＋　）”
　　　　　　■１！＝　　　ａ　　（Ｖｌ　　　Ｖｐｔ
　　　Ｖｏ　＋　ＩＪｚ）”　　　　　　　　　　　　
　　　　＠更に上記■、■式より 一方 ■。”　ｌ５Ｒｓ （Ｖ＋＋Ｖｒ＋　　ｖ。）＋ＩＲ＋”ｆｆｉで入［１−
一汗７：Ｖ７Ｎ〒１）となろが、第４項が無理式であり
任意のＶｉに従属ｌ、て変化するｖｏにおいてこの項が
打ち消し合うことがないから第■式は無理関数であり、
出力電圧ｖ０は入力電圧Ｖ、に比例しないことになる。

いわゆる歪みが生じる。

本発明は上述の点に鑑みてなされたもので、上記従来の
相補性回路のバイアス回路の不る１旧こよる歪みを除去
し、出力電圧が入力電圧に比例し歪みの生じないＦＥＴ
を用いた相補性回路を提供することＧこある。

〔問題点を解決するための手段〕

ＮチャンネルＦＥＴとＰチャンネルＦＥＴとを具備する
ＦＥＴ相補償回路において、前記両ＦＥＴのソースとソ
ースとの間に所定の電圧値を有する直流電源と抵抗器の
並列回路を介在さゼて接続した。

〔作用〕

上記のごとく構成することにより、後に詳述するように
出力電圧は入力電圧に正確に比例することになり、出力
に歪みを生じることがない。

〔実施例〕

以下、本発明の実施例を図面にもとついて説明する。

第１図は本発明に係るＦＥＴ相補償回路におけるバイア
ス回路を示す回路図である。同図において、前記第２図
と同一符号をイζ１し、た部分は同−又は相当部分を示
す（以下、他の図面においても同様とする）。Ｎチー■
ンネルＦＥＴＩとＰチャンネルＦＥＴ２の各ソースをバ
イアス電圧を与えど）抵抗器３、抵抗器４からなる直列
回路と所定の電圧値を有する直流定電圧源６を介在させ
て接続する。第１図の回路において、負荷の抵抗器５の
両端に発生する出力電圧をＶ。、入力電圧■１、ＦＥＴ
１のドレイン電流を１．、ＦＥＴ２のドレイン電流を１
８、ＦＥＴＩのソース′ｉ１電圧を■１、ＦＥＴ２のソ
ース電圧Ｖ２、抵抗器３を流れる電流をｉｌ、抵抗器４
を流ね２る電流をｉ３、直流定電圧イ原６を流れる電流
ｉ８、抵抗器３．抵抗器４．抵抗器５の抵抗値をそれぞ
れＲ，、Ｒ，、Ｒ，、抵抗器５に流れる電流を１．とし
、更に、ＦＥＴ、及びＦＥＴ２のゲートとソースを短絡
したときのドレイン電流をそれぞれＩＤ５ＳＬ＋Ｉゎ、
Ｓ！、ドレイン電流が流れなくなったときのソース・ゲ
ート間電圧をそれぞれＶ□、■２．とすれば、ＦＥＴＩ
のドレイン電流を１．及びＦＥＴ２のドレイン電流を工
、はそれぞれ下式によって示される。

Ｌ＝Ｌｓｓ＋／　Ｖｐｒ　”（Ｖｌ−ＶＰＩ−Ｖｌ　）
Ｌ＝Ｉｏｓｓｚ／Ｖｐｚ”（’ｔ／＋−Ｖｐｔ−Ｖｔ）
相補供回路の条件として １ｏｓｓｔ／Ｖｐｌ”＝Ｘｏｓｓ＊／Ｖｐｔ”とし、こ
れをａとおけば、ＦＥＴＩのドレイン電流Ｉ、及びＦＥ
Ｔ２のドレイン電流工、は、Ｉ、＝ａ　（Ｖｌ−Ｖｐｒ
−Ｖｔ）’　　　　　　　　　　　　＜１）Ｌ＝ａ　（
Ｖｒ−Ｖｐｘ−Ｖｔ＞”　　　　　　　　　　　　（２
）となる。

ＶＯ＝Ｉ３Ｒ＄　　　　　　　　　　　　　　　　　　
（３）”（ｉ　１−　ｉ　ｚ）Ｒｓ　　　　　　　　　
　　　　　（４）＝（Ｉ　Ｉ−Ｉ　ｚ）Ｒｓ　　　　　
　　　　　　　　　　　（５）が成り立つから、 Ｖｏ＝２ａＲｓ■、（−Ｖｐ＋＋Ｖｐｚ−（Ｖｌ−Ｖｔ
）　　）”　ａ　Ｒ＄（’Ｖ’Ｐ＋　”−Ｖ、ｔ”）＋
２ａ　Ｒｓ＜’／□■、−ＶｐｔＶｚ）”ａＲｓ（Ｖｌ
”Ｖｔ）（Ｖｌ−Ｖｚ）　　　　　　　　　（６）ここ
で Ｖ＋＝Ｖ。＋　ｉ　ＩＲＩ　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　（７）Ｖｔ
＝Ｖｏ−ｉ　ｔＲｔ　　　　　　　　　　　　　　　　
　　（８）また Ｖｌ−Ｖｘ”　１　ＩＲＩ＋１　ｔＲｔ”Ｖｃ　　　　
　　　　　　　　（９）であるから上記（１９）式と（
１４）式よりｉ＋：ＶｃＲｓ”ＶｏＲｚ／　Ｒｓ（Ｒ＋
”Ｒｓ）ｉ２＝ＶｃＲｓ−ＶｏＲ＋／　Ｒｓ　（Ｒ＋”
Ｒｚ　）これらを上記（１７）、　（１８）式に代入し
て、を得る。（１９）、　（２０）、　（２１）式を（
１）式に代入して整理すると、 但し、Ａ　＝　ＲＩＲ！　、　Ｂ　＝　Ｒ＊　Ｒｓ　、
　Ｃ＝　Ｒｓ　ＲＩ、　Ｄ＝Ｒ＋　＋　Ｒ２、Ｅ　＝　
ＲＩＲ！とする。

となる。この式において、第１項以外は全て定数であり
、■。は入力電圧Ｖ、の一次関数として表わされている
。即ち、第１図の回路は相補供回路としての条件を満た
すＮチャンネルＦＥＴとＰチャンネルＦＥＴを用いるこ
とによって歪みのないバッファ回路となる。

第３図（ａ）、（ｂ）はＦＥＴを用いたソースフォロワ
回路に本発明に係るバイアス回路を応用した例を示す回
路図である。

第３図（ａ）は、Ｎチャンネル接合型ＦＥＴ１１とＰチ
ャンネル接合型ＦＥＴ１２ソース間を接続してなるソー
スフォロワ回路の前段に、第１図に示すバイアス回路を
配置した回路であり、このように構成することにより、
上記（１０）　、　（１１）　、　（１２）式から、 Ｄ となり、ＮチャンネルＦＥＴＩのソース電圧Ｖ１とＰチ
トンルネルＦＥＴ２のソース電圧Ｖ、の出力電圧■。に
対する関係は双方共、入力電圧■、の一次関数として表
わされるので、これらの電圧が次段のソースフォロアの
入力端子となることから歪みがなく出力インピーダンス
の低いバッファ回路となる。

第３図（ｂ）において、１４はＮチャンネルＭＯ８型Ｆ
ＥＴであり、１５はＰチ〜ンネルＭＯ８型ＦＥＴである
。該ＮチャンネルＭＯ３型ＦＥＴ１４とＰチャンネルＭ
Ｏ８型ＦＥＴＩ　５で構成されるソースフォロワ回路の
前段に、」二記第１図に示すバイアス回路を配置してい
る。上記の如く構成することにより、歪みがなく出力イ
ンｔ′：′−ダンスの低いバッファー回路となる。

第１図の回路におけるＶ、とｖｏの関係式（１２）に％
式％ と表されるから、何らかの方法でＦＥＴＩとＦＥＴ２の
ドレイン電流の差を取り出すことにより、出力電流■。

＝ＬＩｚが入力電圧Ｖ、の一次関数で表わされる電圧−
電流変換器が得られる。その−例を第４図に示す。同図
において、カレントミラー回路２１によるＦＥＴＩのド
レイン電流Ｉ＋に等しい電流Ｉ、ｌが流れ、カレントミ
ラー回路２２によるＦＥＴ２のドレイン電流■、に等し
い電流Ｉｔ’ながれるとすれば、 Ｌ＝１．’　　、Ｉ！＝Ｌ より、 Ｉｌ“−１□’＝ＬＬ となり出力電流Ｉ０が得られる。また、電圧の変化を電
流の変化に変換する割合は抵抗器２３の抵抗値を適当な
値に選ぶことにより、任意に増幅率を決定することがで
きる。

〔発明の効果〕

以上、説明したように本発明係るＦＥＴのバイアス回路
によれば入力電圧と出力電圧との関係が１次関数で表わ
すことができるから、歪みのない出力が得られ、各種バ
ッファ回路等にすぐれた効果を発揮することが期待でき
る。

【図面の簡単な説明】

第１図は本発明に係るＦＥＴのバイアス回路図、第２図
は従来の相補性回路図、第３図（ａ）、（ｂ）及び第４
図はそれぞれ本発明のＦＥＴのバイアス回路を応用した
回路図である。 図中、１，１１・・・・ＮチャンネルＦＥＴ、２゜１２
・・・・Ｐ　ｆヤンネルＦＥＴ、６・・・・直流定電圧
源、３，４，５，１３，１４，１５，１６．１７・・・
・抵抗器、１８・・・・ＮｆヤンネルＭＯ５型ＦＥＴ、
１９−−ＰｆｗンネルＭＯ８型ＦＥＴ。

Claims (1)

【特許請求の範囲】
1. ＮチャンネルＦＥＴとＰチャンネルＦＥＴとを具備する
   ＦＥＴ相補償回路において、前記両ＦＥＴのソースとソ
   ースの間に所定の電圧値を有する直流電源と抵抗器の並
   列回路を介在させて接続することを特徴とするＦＥＴ相
   補償回路のバイアス回路。